低速正常、高速报错？FPGA SPI 高频故障全面复盘

很多人觉得SPI比I2C简单——没有地址、没有仲裁、没有时钟拉伸四根线随便接。确实SPI的协议本身比I2C简单但在FPGA里实现SPI时有些坑反而比I2C更隐蔽因为SPI时钟更快、对时序更敏感而且一个不起眼的配置错误就能让数据全错。坑一CPOL/CPHA搞错——数据全部错位看起来像乱码问题现象SPI通信能跑但接收到的数据全是错的。用示波器看波形SCK、MOSI、MISO、CS信号都在时序看着也正常但读回来的寄存器值就是不对。根本原因SPI有4种工作模式由CPOL时钟极性和CPHA时钟相位决定。这两个参数决定了数据在SCK的哪个边沿被采样。模式CPOLCPHA空闲SCK采样边沿典型设备000低上升沿SD卡、大部分ADC101低下降沿大部分传感器210高下降沿—311高上升沿部分DAC、OLED快速记忆法看从设备datasheet的时序图——数据在时钟沿之前稳定则CPHA0数据在时钟沿之后变化则CPHA1。CPOL看SCK空闲电平高1低0。关键点主从设备的CPOL/CPHA必须一致。一个在上升沿发送、一个在下降沿采样数据必然错位。错误做法verilog// 错误硬编码Mode 0不看从设备的datasheetalways (posedge clk) beginif (sck_edge) beginrx_data[bit_idx] miso;bit_idx bit_idx 1;endend正确做法verilogparameter CPOL 0, CPHA 0;// SCK输出assign SCK (CPOL 1) ? ~sck_reg : sck_reg;// 采样边沿与移位边沿generate块避免语法错误wire sample_edge, shift_edge;generateif (CPHA 0) beginassign sample_edge (CPOL 0) ? sck_reg : ~sck_reg; // 第一个边沿assign shift_edge ~sample_edge;end else beginassign shift_edge (CPOL 0) ? sck_reg : ~sck_reg; // 第一个边沿assign sample_edge ~shift_edge;endendgenerate// 采样电平判断实际工程建议用边沿检测always (posedge clk) beginif (cs_active sample_edge)rx_data[bit_idx] miso;end自检方法打开从设备datasheet搜索SPI timing或SPI mode确认CPOL和CPHA的值示波器抓MOSI和SCK确认数据在正确的边沿稳定坑二CS拉高时机太早——最后一个字节丢失或损坏问题现象SPI多字节传输时前N-1个字节都正确最后一个字节总是错。有时候读到0x00有时候差一个bit。根本原因CS不仅仅是“选中”信号还定义了一次传输的边界。很多从设备在CS拉高时才锁存最后一位数据。如果在最后一个bit还没传输完就拉高CS从设备会认为传输提前结束。错误做法verilog// 错误最后一个bit采样完立即拉高CSif (sample_edge bit_cnt 7)cs_reg 1b1; // 太早了正确做法verilog// 最后一个bit采样完成后等待半个SCK周期再拉高CSif (sample_edge bit_cnt 7) beginstate POST_WAIT;post_cnt 0;endif (state POST_WAIT) beginpost_cnt post_cnt 1;if (post_cnt SCK_HALF_PERIOD) begincs_reg 1b1;state IDLE;endend关键点最后一个bit采样完成后至少等待半个SCK周期再拉高CS保守一点不会出错坑三SPI时钟过快信号完整性差——高频下概率性丢数据问题现象SPI通信在低速1MHz时完全正常提高到目标速率20~50MHz后开始概率性丢数据或读错。错误不固定用逻辑分析仪不一定能抓到采样率不足或缓存深度不够。根本原因当速率超过10MHz后信号反射、时钟抖动、建立/保持时间不足等问题开始显现。错误做法verilog// 错误计数器分频产生SCK无约束assign SCK sck_reg;正确做法verilog// 使用ODDR输出SCK提高边沿质量ODDR #(.DDR_CLK_EDGE(SAME), .INIT(1b0)) sck_oddr (.Q(SCK), .C(clk_2x), // clk_2x需用PLL产生频率为SCK的2倍.D1(1b0), .D2(1b1));// 添加时序约束XDCset_max_delay -from [get_pins sck_reg/C] -to [get_ports SCK] 2.0硬件改进SCK走线加串联电阻22~33Ω抑制振铃高速SPI20MHz建议用ODDR输出SCK坑四多从设备CS管理混乱——总线冲突和数据串台问题现象系统有多个SPI从设备如ADC Flash DAC单独测试每个都正常同时使用时偶尔出现数据串台。根本原因CS管理不当会导致两个CS同时拉低→ 两个从设备同时驱动MISO → 总线冲突CS切换间隔太短→ 前一个从设备没释放MISO后一个就开始驱动速率差异大的从设备共用SCK→ 慢设备拖累快设备或信号质量恶化错误做法verilog// 错误直接切换CS无间隔assign cs_adc (sel 0) ? 1b0 : 1b1;assign cs_flash (sel 1) ? 1b0 : 1b1;正确做法verilog// CS切换必须经过全高中间态localparam DESELECT_WAIT 4; // 等待周期数查从设备datasheetalways (posedge clk) begincase (cs_state)CS_ACTIVE: if (transfer_done) cs_state CS_DESELECT;CS_DESELECT: beginif (deselect_cnt DESELECT_WAIT)cs_state CS_IDLE;elsedeselect_cnt deselect_cnt 1;endendcaseend// 输出CS任何时候最多只有一个为低assign cs_adc (cs_state CS_ACTIVE sel 0) ? 1b0 : 1b1;assign cs_flash (cs_state CS_ACTIVE sel 1) ? 1b0 : 1b1;额外提示如果从设备速率差异很大如50MHz ADC和1MHz EEPROM建议使用独立SCK或临时降频避免共用。调试自检清单检查项通过条件CPOL/CPHA匹配主从设备一致datasheet确认CS时序正确最后一个bit采样后再拉高CS高速信号完整无振铃、MOSI/SCK延迟在约束内多从设备CS无重叠切换时经过全高中间态SCK时钟源合理使用PLL/ODDR而非计数器分频示波器验证全速率下波形干净、边沿陡峭FAQQSPI最大速率能跑多少A板上10cm以内可达50~80MHz更长走线建议降到20MHz以下。QCPOL/CPHA搞混了会怎样A大概率全部错因为每个bit采样点都偏了半个周期。Q为什么要用ODDR输出SCKA计数器分频产生的SCK边沿抖动大ODDR利用专用寄存器输出边沿质量更好。Q多从设备能否共用SCKA可以但要求所有设备支持相同的SPI模式和相近的速率。⚠️ 注意事项CPOL/CPHA是SPI调试的第一排查项。90%的SPI通信问题都是模式配置错误。CS不是开关是协议的一部分。CS的setup/hold时间同样重要。高速SPI必须用示波器。逻辑分析仪采样率100~200MHz在50MHz以上不够用。先用低速跑通再逐步提速同时用示波器监控信号质量。关注我本期接口协议避坑FPGA定制开发、项目调试、IP定制开发服务可私。