1. MOS晶体管漏电流一个无法忽视的“静默杀手”在电子电路设计的江湖里MOS晶体管无疑是当之无愧的“武林盟主”。从我们口袋里的手机到数据中心里轰鸣的服务器它的身影无处不在。作为一名和这些“小家伙”打了十几年交道的硬件工程师我深知它们温顺外表下潜藏的“小脾气”。其中最让人头疼也最容易被新手忽略的就是漏电流。它不像过压击穿那样轰轰烈烈也不像热失效那样有迹可循。它更像一个技艺高超的“静默杀手”在电路板安静工作时悄无声息地偷走宝贵的电池能量抬高芯片的静态功耗甚至让精密模拟电路的性能变得飘忽不定。今天我们就来彻底拆解这个“杀手”的六种主要作案手法理解其背后的物理原理并分享在实际设计中如何见招拆招。很多人尤其是刚入行的朋友可能会觉得漏电流是个深奥的半导体物理问题离实际画板子、调电路很远。但事实恰恰相反。当你设计一个需要长时间待机的物联网传感器节点时几个微安甚至纳安的漏电流可能就让电池寿命从一年缩短到半年当你调试一个高精度ADC的参考电压源时微弱的漏电流可能就是那个导致读数始终无法稳定的元凶。理解漏电流不是为了应付考试而是为了做出更可靠、更高效、更有竞争力的产品。接下来我们将逐一剖析这六种主要的漏电流成因我会尽量用电路和系统的视角来解释并穿插一些我踩过的坑和总结的实用技巧。2. 漏电流的六种成因深度解析与设计应对漏电流并非单一现象而是多种物理机制共同作用的结果。每种机制在不同的工艺节点、电压条件和温度下其贡献度截然不同。对于现代深亚微米工艺漏电流的控制更是芯片设计中的核心挑战之一。下面我们就像侦探破案一样揭开这六种“嫌疑机制”的真面目。2.1 亚阈值漏电流当“开关”并未完全关断这是MOS管在截止区Vgs Vth时最主要的漏电流来源也是数字电路静态功耗的罪魁祸首。2.1.1 物理机制与公式解读理想情况下当栅极电压低于阈值电压时沟道应该完全消失源漏之间电阻无穷大。但现实是在半导体表面能带是连续变化的。即使Vgs Vth源极的电子仍然有一定的概率凭借热运动越过源端与沟道之间的势垒注入到沟道中并漂移到漏极形成电流。这个过程被称为“亚阈值导通”。其电流大小可以用一个指数公式来近似描述Ids I0 * exp[(Vgs - Vth) / (n*VT)] * [1 - exp(-Vds / VT)]其中I0是一个与工艺相关的常数n是亚阈值摆幅因子理想值为1通常为1.3~1.8VT kT/q是热电压约26mV 300K。从这个公式我们可以立刻读出几个关键信息指数级依赖电流随(Vgs - Vth)指数变化。Vgs比Vth低得越多电流衰减得越快。因此阈值电压Vth是控制亚阈值漏电的第一道闸门。温度敏感性VT与绝对温度T成正比。温度每升高10°C亚阈值漏电流可能增加一倍以上。这就是为什么芯片高温下功耗激增的主要原因之一。与Vds的关系当Vds 3*VT约78mV后公式后半部分接近1电流基本与Vds无关进入饱和区。这意味着即使在很低的漏源电压下亚阈值漏电也已经饱和。2.1.2 设计中的实战应对策略阈值电压选型在标准工艺库中通常会有多种Vt的器件LVT低阈值速度快漏电大、SVT标准阈值、HVT高阈值速度慢漏电小。在非关键路径对速度要求不高的电路部分果断使用HVT器件可以大幅降低静态功耗。我做过一个蓝牙低功耗芯片的模块仅通过将80%的非时序关键路径寄存器换成HVT待机电流就降低了近40%。电源门控对于可以完全关闭的功能模块不要仅仅用时钟门控要使用电源门控。即通过一个Header SwitchPMOS或Footer SwitchNMOS彻底切断该模块的电源或地。这是最彻底的“防漏”方法在复杂的SoC中广泛应用。反向体偏置对于NMOS将其衬底Body电压抬高至高于源极电压对于PMOS则降低衬底电压。这会增大器件的阈值电压从而指数级减小亚阈值漏电。这是一项非常有效的技术尤其在待机模式下。但需要注意施加反向偏压会产生额外的偏置电路开销并可能引发闩锁效应风险需要在版图上做好防护。注意亚阈值漏电是工艺缩放的主要障碍之一。为了在降低电源电压的同时保持性能阈值电压也必须随之降低但这会导致亚阈值漏电呈指数增长。这就是“功耗墙”问题的重要来源。2.2 栅极诱导漏极漏电流短沟道效应的“特产”GIDL是一种在短沟道器件中当栅极和漏极交叠区域处于高电场下时发生的带间隧穿效应。2.1.1 发生条件与机理当MOS管处于截止状态Vgs低但漏极电压Vds很高时在栅氧与漏区重叠的区域栅极和漏极之间的电压差Vgd会很大Vgd Vgs - Vds 由于Vgs小Vds大所以Vgd是一个很大的负值。这个巨大的垂直电场会使漏区边缘的能带剧烈弯曲。对于NMOS而言高电位的漏区N是导带电子多。在强垂直电场作用下漏区价带中的电子可能直接隧穿到导带同时在价带留下空穴。这些新产生的电子-空穴对电子被漏极收集空穴则被衬底收集从而形成从漏极到衬底的漏电流。因为此电流由栅极电压诱导产生故称栅致漏极漏电流。2.1.2 对电路设计的影响与规避GIDL在以下场景中尤为突出高压接口电路比如5V容忍的I/O口内部核心电压1.2V当I/O引脚接5V内部MOS管漏极承受高压极易引发GIDL。存储器单元在DRAM或某些SRAM单元中存储节点的电压可能很高而访问晶体管的栅压很低GIDL会成为数据保持电流的主要部分。深亚微米工艺随着沟道变短栅氧变薄电场增强GIDL效应愈发显著。规避措施优化器件结构采用轻掺杂漏极或双扩散漏极结构缓解漏结边缘的电场峰值。这是工艺层面的优化作为电路设计者我们需要了解不同工艺节点对此特性的标注。电路级保护对于高压输入引脚务必使用专门的耐压I/O库单元这些单元内部通常有级联器件或特殊设计来分摊电压降低单个器件承受的电场强度。绝对不要用核心低压器件直接连接高压信号。谨慎使用传输门在深亚微米工艺下用单个NMOS或PMOS做模拟开关或传输门时当信号电压接近电源轨GIDL会非常严重。此时应考虑使用互补传输门或确保开关管在关断时其漏极电压处于中间电平但这通常很难控制。2.3 栅极漏电流当绝缘层不再绝对绝缘理想情况下栅氧化层是完美的绝缘体。但在实际中尤其是栅氧厚度薄至几个原子层时电子会有一定的概率直接隧穿通过二氧化硅势垒形成栅极漏电流。2.3.1 隧穿机制分类福勒-诺德海姆隧穿当栅极电场非常强时10MV/cm电子从硅的导带隧穿三角形的势垒进入栅氧的导带。这在早期较厚栅氧的EEPROM编程中是有意利用的但在现代逻辑电路中是需要避免的。直接隧穿当栅氧极薄3nm时势垒层薄到电子可以直接“穿过”它而不必“越过”它。这是45nm以下工艺栅极漏电的主要形式。它与电场强度和氧化层厚度呈指数关系。2.3.2 设计考量与折衷栅极漏电流直接增加了静态功耗并且因为它流经栅极对动态功耗对栅电容充放电没有贡献纯粹是损耗。工艺演进的影响为了抑制栅极漏电High-K金属栅技术被引入。用高介电常数材料替代二氧化硅可以在保持相同等效栅电容从而保持驱动能力的前提下使用更厚的物理厚度从而指数级降低隧穿电流。这是半导体工艺的一个里程碑式进步。电路设计启示对于模拟电路栅极漏电流会转化为输入偏置电流影响高阻抗节点的电压精度。例如在积分器或采样保持电路中选择输入级器件时必须查阅数据手册中的栅极漏电流参数。通常JFET或CMOS工艺中的PMOS输入对管其栅漏会比NMOS小一些。避免过驱动在非必要情况下避免对栅极施加超过额定值的电压。即使瞬间的过压也可能导致栅氧损伤产生永久的、更大的漏电路径。2.4 反向偏置结漏电流PN结的固有“渗漏”任何PN结在反向偏置时都存在一个小的反向饱和电流主要由耗尽区内的少数载流子漂移和电子-空穴对的产生复合形成。2.4.1 构成与分析扩散电流中性区产生的少数载流子扩散到耗尽区边缘被电场扫过形成电流。这部分与掺杂浓度和温度有关。产生-复合电流耗尽区内的晶格缺陷、杂质等“产生-复合中心”会持续产生电子-空穴对并立即被电场分离形成电流。这是结漏电的主要部分且对温度极其敏感随温度升高而增大。对于MOS管存在两个重要的PN结源-衬底结和漏-衬底结。当MOS管关断时漏极电压可能很高导致漏-衬底结反偏从而产生结漏电流。这个电流从漏极流向衬底。2.4.2 版图与工艺的关联面积与周长结漏电流与PN结的面积成正比。因此在版图设计中对于已知会承受高反压的节点如电源开关管的漏极应尽量减少其扩散区的面积。同时结的周长部分由于边缘电场集中单位周长的漏电可能比面积部分更大。这在设计大功率器件或高压器件时需要仔细考量。阱接触的重要性务必为每一个MOS管的衬底或N阱提供充足、低阻的接触孔并将其连接到正确的电位NMOS衬底通常接最低电位PMOS的N阱接最高电位。良好的阱接触能迅速收集这些衬底电流防止衬底电位浮动。衬底电位浮动不仅会改变阈值电压还可能引发致命的闩锁效应。我的一个教训是曾经在一个模拟模块中为了节省面积减少了阱接触的数量结果芯片在高温下功能异常排查很久才发现是局部衬底电位升高导致NMOS漏电剧增。2.5 沟道穿通漏电流当耗尽区“牵手成功”在极短沟道的MOS管中当漏极电压很高时漏极耗尽区会横向大幅扩展。如果沟道长度很短源极和漏极的耗尽区可能在沟道下方连接起来形成一条导电通路。此时即使栅压低于阈值电压电流也能直接从源极流向漏极仿佛栅极失去了控制。这就是穿通效应。2.5.1 现象与危害穿通效应是一种严重的短沟道效应它使得器件的关断特性急剧恶化Vth随Vds升高而显著下降称为DIBL - 漏致势垒降低效应。发生穿通的器件其Ids-Vgs曲线在亚阈值区会变得非常平缓失去陡峭的开关特性。2.5.2 工艺与设计防御工艺解决方案采用逆向掺杂或 halo 注入。即在沟道区域靠近源漏两端进行额外的、与衬底同类型的重掺杂对于NMOS是P型注入。这相当于在源漏两端设立了“高墙”阻止其耗尽区向沟道中心过扩展从而抑制穿通。作为电路设计者我们需要知道我们所用的工艺是否已经包含了这些高级器件工程特性。电路设计守则严格遵守工艺设计规则中关于最小沟道长度的规定。永远不要为了追求面积而违规使用比标准单元更短的沟道长度来自定义器件。对于模拟电路中的长沟道器件用于高增益、高匹配穿通风险较低但也要注意在高Vds下工作时的可靠性。工作电压限制确保器件承受的Vds电压不超过工艺规定的最大值。在深亚微米工艺中电源电压不断降低其中一个核心原因就是为了控制电场强度避免穿通等强场效应。2.6 热载流子注入效应一种会退化的漏电HCI本身不是一种稳态的漏电流但它会导致器件性能退化从而可能引发其他形式的漏电增加因此必须放在这里讨论。2.6.1 产生过程当MOS管工作在饱和区特别是Vds较高时沟道中的电子在从源向漏运动的过程中被漏端附近的高电场加速获得很高的动能成为“热载流子”。这些高能电子有两种破坏方式碰撞电离撞击硅原子产生新的电子-空穴对其中一部分空穴会形成衬底电流。这是可以测量的。注入氧化层部分高能电子有足够的能量克服硅-二氧化硅界面势垒注入到栅氧化层中。这些被陷阱捕获的电子会永久地改变氧化层和界面特性。2.6.2 后果与电路级缓解被捕获的电荷会导致阈值电压漂移通常是Vth增加。跨导退化器件驱动能力下降。亚阈值斜率退化关断特性变差亚阈值漏电流增加。HCI效应是一个与时间、电压、温度相关的累积性退化过程。在电路设计中需特别注意避免长期高压工作对于需要长期可靠工作的电路如汽车电子、工业控制应让MOS管工作在其额定电压的降额范围内。例如5V工艺的器件设计时让Vds最大不超过4V。关注开关瞬间HCI在开关瞬间Vds和Ids同时很高的时刻最为严重。因此优化开关波形减少开关时间但会增加开关损耗或采用软开关技术有助于减轻HCI应力。可靠性仿真先进的EDA工具可以进行基于模型的HCI寿命仿真。对于关键路径上的器件尤其是输出驱动级、电源管理单元中的开关管进行这样的仿真至关重要。我曾参与一个通信设备项目其高速串行接口的驱动级最初设计裕度不足HCI仿真显示其在3年后的性能衰减可能超出规范后来通过调整器件尺寸和驱动强度解决了问题。3. 漏电流的测量、仿真与低功耗设计实践理解了理论我们更需要知道如何在实践中应对它。这一部分我们将从设计流程的角度看看如何定位、评估和攻克漏电流难题。3.1 如何在实际项目中评估漏电流3.1.1 仿真工具的使用现代IC设计高度依赖仿真。对于漏电流我们需要关注以下几类仿真静态工作点分析在电路处于稳定状态无瞬态变化时进行。仿真器会计算每个节点的电压和每个支路的电流。这时你可以直接读出每个MOS管的Id电流。对于关断的管子这个Id就是其总漏电流包括亚阈值、GIDL、结漏电等。关键技巧一定要在最坏情况下进行仿真。这通常意味着高温125°C 或工艺角指定的最高结温。慢速工艺角通常漏电流最大。最高电源电压对于亚阈值漏电高压会使Vgs - Vth负得少一些因为Vth随电源电压升高可能略有降低对于GIDL和穿通高压直接加剧效应。功耗分析工具数字后端流程中的功耗分析工具可以精确统计整个芯片的静态功耗。它们基于标准单元库中的漏电功耗数据通常以每单位宽度或每个单元的纳安数给出结合电路网表、开关活动性和温度电压条件进行计算。在做低功耗设计时必须反复迭代检查功耗分析报告。蒙特卡洛分析由于工艺偏差不同芯片之间、同一芯片不同位置的MOS管其阈值电压等参数会有波动。蒙特卡洛分析可以模拟这种随机波动给出漏电流的统计分布如均值、标准差、最坏值。这对于评估量产良率和功耗一致性非常重要。3.1.2 实测中的挑战与技巧流片回来后进行测试是验证设计的最终关卡。测试芯片的静态功耗Iccq需要非常精密的设备因为电流可能低至纳安甚至皮安级。环境控制必须精确控制芯片的温度。一个简单的办法是将芯片置于温箱中或者使用热台。测试数据必须注明环境温度。测试模式设计芯片通常有多种工作模式Active, Sleep, Deep Sleep。你需要通过控制引脚将芯片置于待测的静态模式。确保所有时钟都已关断所有动态电路都已静止。一个常见的错误是测试模式设计有误导致某些内部逻辑仍在翻转从而测到的“静态”电流其实包含了动态成分。去耦与滤波PCB板上的去耦电容在电源关闭后会有残留电荷释放干扰微小电流的测量。需要给仪表足够的稳定时间或者采用积分法测量电荷量来推算平均电流。分离不同电源域如果芯片有多个独立的电源域如VDD_CORE, VDD_IO, VDD_ANA务必分别测量每个域的静态电流。这有助于定位漏电大户。例如如果模拟电源域漏电异常大可能是某个运放的输入级或偏置电路设计不当。3.2 低功耗设计中的漏电流管理策略降低静态功耗是一场系统工程需要在架构、电路、版图多个层面协同。3.2.1 系统架构级策略多电压域根据性能需求为不同模块提供不同的电源电压。对性能要求不高的模块使用较低的电压可以显著降低漏电因为Vgs - Vth负得更多。动态电压频率缩放在任务运行时根据实时负载调整电压和频率。在空闲时将电压降至仅能保持状态的最低水平即“保持电压”这能极大降低漏电。电源门控细分不仅仅是关闭整个大模块而是更精细地划分电源域让更多在特定模式下不工作的子模块都能彻底断电。这需要付出面积电源开关、隔离单元和时序唤醒时间的代价需要仔细权衡。3.2.2 电路级策略堆叠效应将两个或多个晶体管串联使用。例如用两个NMOS串联代替一个NMOS作为开关。当它们都关断时中间节点的电压会被抬升从而降低每个管子两端的Vds电压。根据亚阈值电流公式Vds会影响电流更关键的是它降低了每个管子承受的Vgs - Vth对于底部的管子其Vgs是输入Vth不变对于顶部的管子其源极电压被抬高相当于Vgs变负更多。这种结构可以使总漏电流降低一个数量级。在存储器的位线漏电控制中常用此技术。体偏置生成与切换设计一个片上电荷泵或低压差线性稳压器在活跃模式下提供零偏或正偏以获得高性能在待机模式下切换到强反偏以抑制漏电。这需要额外的电路和控制逻辑。使用专用低泄漏单元一些工艺库提供超低泄漏的专用标准单元或存储器编译器。这些单元可能采用更厚的栅氧或特殊的器件设计在同等性能下漏电更小但面积和速度可能有所牺牲。3.2.3 版图级策略增加沟道长度对于模拟电路中对漏电极其敏感的节点如采样电容的开关可以手动绘制沟道长度大于最小设计规则的器件。这是最直接有效的方法。优化扩散区形状对于已知的高阻节点尽量减少其源/漏扩散区的面积和周长以减小结漏电。加强阱和衬底接触确保阱电位稳定是防止漏电因衬底电位浮动而恶化的基础。规则是接触孔间距要密电阻要低尤其是在大电流器件或对噪声敏感的模拟电路周围。4. 常见设计误区与问题排查实录即使理论清晰、工具先进在实际项目中我们依然会踩坑。下面分享几个典型的漏电流相关问题和排查思路。4.1 问题芯片休眠电流比仿真预期大了100倍现象一款电池供电的物联网芯片实测Deep Sleep模式下的电流为10μA而仿真报告仅为100nA。排查过程确认测试条件温度、电压与仿真一致测试模式正确。分电源域测量发现95%的电流来自模拟电源域AVDD。检查模拟模块该域只有一个始终上电的低温漂基准源和一个上电复位电路。逐个断开其输出负载电流无变化。检查电源引脚用高精度探头测量AVDD引脚波形发现有极其微弱的周期性毛刺幅度约几mV频率约1MHz。这暗示有动态电路在运行。真相最终发现数字电源域DVDD已关断但数字地DVSS和模拟地AVSS在芯片内部是通过一个可关断的背对背二极管组连接的。在关断DVDD时控制信号序列出现了一个毛刺导致这个接地开关处于半导通的高阻状态。DVSS域上的一些大电容通过这个高阻路径缓慢放电形成了脉冲式的放电电流这个电流在流经AVSS的PCB走线时产生了压降被误测为来自AVDD的静态电流。教训静态功耗测试时必须确保所有开关包括电源开关、接地开关、信号隔离器都处于完全确定的状态。混合信号芯片的接地策略需要极其谨慎的设计和验证。4.2 问题高温下ADC的零点读数持续缓慢漂移现象一款24位Σ-Δ ADC在125°C高温下输入端短路时输出码值会以每小时几十个LSB的速度向正方向缓慢漂移。排查过程排除外部因素确认参考电压、电源稳定PCB清洁无污染。聚焦输入级该ADC采用开关电容输入网络。怀疑是输入多路选择器的关断漏电。仿真分析对输入MUX的MOS开关进行高温下的漏电仿真。发现当某个不选通的通道外接高阻抗信号源如传感器时即使开关关断其亚阈值漏电和结漏电在125°C下也达到了皮安级。这个微小电流会对输入采样电容进行充放电。机理假设采样电容为10pF漏电流为1pA那么电压漂移速率就是dV/dt I/C 1pA / 10pF 100 μV/s。对于一个满量程为2.5V的24位ADC1LSB约为0.15μV。这个漂移速率是巨大的。解决重新设计输入前端。方案一在外部信号进入MUX前增加一个由低漏电JFET或专用模拟开关构成的保护开关仅在采样瞬间导通。方案二改用漏电更小的传输门结构并增大开关管的沟道长度。方案三在软件上增加更频繁的自动调零周期。心得对于高精度模拟电路皮安级的漏电流就足以毁掉整个系统的精度。设计时必须以最坏温度下的漏电值为准不能只看室温典型值。对于高阻抗节点任何连接到它的路径都必须被视为潜在的漏电源。4.3 问题使用最小尺寸晶体管做模拟开关信号失真大现象在一个音频信号路径中使用最小尺寸的CMOS传输门做静音开关发现开启时信号通过良好但关闭时仍有微弱的、失真的信号耦合到输出端。排查这不仅仅是关断隔离度的问题。用频谱分析仪观察发现耦合过去的信号含有大量高频谐波。分析根本原因在于GIDL和结漏电的非线性。当传输门关闭时其源/漏极电压随输入音频信号大幅变化。GIDL电流是Vgd栅-漏电压差的强非线性函数。因此漏电流不是一个恒定的值而是一个随输入信号变化的非线性电流。这个非线性电流流过负载阻抗就产生了一个非线性的电压也就是失真的信号。解决放弃使用最小尺寸器件。根据信号摆幅和关断隔离度要求适当增大开关管的尺寸特别是长度并优先选择HVT器件。虽然这会增大寄生电容和开关时间但对于音频这样的低频应用是可以接受的。更好的办法是采用专门的、关断隔离度指标优异的模拟开关芯片。漏电流的世界远比我们想象的复杂。它不仅仅是功耗表上的一个数字更是影响电路精度、可靠性乃至功能正确性的关键因素。从亚阈值的指数律到GIDL的强场效应从栅氧隧穿的量子力学到热载流子的可靠性威胁每一种机制都在向我们揭示半导体器件微观世界的精妙与挑战。作为设计者我们的任务就是理解这些原理利用工艺提供的工具在速度、面积、功耗和可靠性之间做出明智的权衡。下一次当你绘制一个MOS管符号时不妨多想一步在它关断的那一刻有哪些看不见的电流正在悄然流动而你的设计是否已经为它们准备好了应对之策 MOS晶体管漏电流的六大成因与低功耗设计实战解析
1. MOS晶体管漏电流一个无法忽视的“静默杀手”在电子电路设计的江湖里MOS晶体管无疑是当之无愧的“武林盟主”。从我们口袋里的手机到数据中心里轰鸣的服务器它的身影无处不在。作为一名和这些“小家伙”打了十几年交道的硬件工程师我深知它们温顺外表下潜藏的“小脾气”。其中最让人头疼也最容易被新手忽略的就是漏电流。它不像过压击穿那样轰轰烈烈也不像热失效那样有迹可循。它更像一个技艺高超的“静默杀手”在电路板安静工作时悄无声息地偷走宝贵的电池能量抬高芯片的静态功耗甚至让精密模拟电路的性能变得飘忽不定。今天我们就来彻底拆解这个“杀手”的六种主要作案手法理解其背后的物理原理并分享在实际设计中如何见招拆招。很多人尤其是刚入行的朋友可能会觉得漏电流是个深奥的半导体物理问题离实际画板子、调电路很远。但事实恰恰相反。当你设计一个需要长时间待机的物联网传感器节点时几个微安甚至纳安的漏电流可能就让电池寿命从一年缩短到半年当你调试一个高精度ADC的参考电压源时微弱的漏电流可能就是那个导致读数始终无法稳定的元凶。理解漏电流不是为了应付考试而是为了做出更可靠、更高效、更有竞争力的产品。接下来我们将逐一剖析这六种主要的漏电流成因我会尽量用电路和系统的视角来解释并穿插一些我踩过的坑和总结的实用技巧。2. 漏电流的六种成因深度解析与设计应对漏电流并非单一现象而是多种物理机制共同作用的结果。每种机制在不同的工艺节点、电压条件和温度下其贡献度截然不同。对于现代深亚微米工艺漏电流的控制更是芯片设计中的核心挑战之一。下面我们就像侦探破案一样揭开这六种“嫌疑机制”的真面目。2.1 亚阈值漏电流当“开关”并未完全关断这是MOS管在截止区Vgs Vth时最主要的漏电流来源也是数字电路静态功耗的罪魁祸首。2.1.1 物理机制与公式解读理想情况下当栅极电压低于阈值电压时沟道应该完全消失源漏之间电阻无穷大。但现实是在半导体表面能带是连续变化的。即使Vgs Vth源极的电子仍然有一定的概率凭借热运动越过源端与沟道之间的势垒注入到沟道中并漂移到漏极形成电流。这个过程被称为“亚阈值导通”。其电流大小可以用一个指数公式来近似描述Ids I0 * exp[(Vgs - Vth) / (n*VT)] * [1 - exp(-Vds / VT)]其中I0是一个与工艺相关的常数n是亚阈值摆幅因子理想值为1通常为1.3~1.8VT kT/q是热电压约26mV 300K。从这个公式我们可以立刻读出几个关键信息指数级依赖电流随(Vgs - Vth)指数变化。Vgs比Vth低得越多电流衰减得越快。因此阈值电压Vth是控制亚阈值漏电的第一道闸门。温度敏感性VT与绝对温度T成正比。温度每升高10°C亚阈值漏电流可能增加一倍以上。这就是为什么芯片高温下功耗激增的主要原因之一。与Vds的关系当Vds 3*VT约78mV后公式后半部分接近1电流基本与Vds无关进入饱和区。这意味着即使在很低的漏源电压下亚阈值漏电也已经饱和。2.1.2 设计中的实战应对策略阈值电压选型在标准工艺库中通常会有多种Vt的器件LVT低阈值速度快漏电大、SVT标准阈值、HVT高阈值速度慢漏电小。在非关键路径对速度要求不高的电路部分果断使用HVT器件可以大幅降低静态功耗。我做过一个蓝牙低功耗芯片的模块仅通过将80%的非时序关键路径寄存器换成HVT待机电流就降低了近40%。电源门控对于可以完全关闭的功能模块不要仅仅用时钟门控要使用电源门控。即通过一个Header SwitchPMOS或Footer SwitchNMOS彻底切断该模块的电源或地。这是最彻底的“防漏”方法在复杂的SoC中广泛应用。反向体偏置对于NMOS将其衬底Body电压抬高至高于源极电压对于PMOS则降低衬底电压。这会增大器件的阈值电压从而指数级减小亚阈值漏电。这是一项非常有效的技术尤其在待机模式下。但需要注意施加反向偏压会产生额外的偏置电路开销并可能引发闩锁效应风险需要在版图上做好防护。注意亚阈值漏电是工艺缩放的主要障碍之一。为了在降低电源电压的同时保持性能阈值电压也必须随之降低但这会导致亚阈值漏电呈指数增长。这就是“功耗墙”问题的重要来源。2.2 栅极诱导漏极漏电流短沟道效应的“特产”GIDL是一种在短沟道器件中当栅极和漏极交叠区域处于高电场下时发生的带间隧穿效应。2.1.1 发生条件与机理当MOS管处于截止状态Vgs低但漏极电压Vds很高时在栅氧与漏区重叠的区域栅极和漏极之间的电压差Vgd会很大Vgd Vgs - Vds 由于Vgs小Vds大所以Vgd是一个很大的负值。这个巨大的垂直电场会使漏区边缘的能带剧烈弯曲。对于NMOS而言高电位的漏区N是导带电子多。在强垂直电场作用下漏区价带中的电子可能直接隧穿到导带同时在价带留下空穴。这些新产生的电子-空穴对电子被漏极收集空穴则被衬底收集从而形成从漏极到衬底的漏电流。因为此电流由栅极电压诱导产生故称栅致漏极漏电流。2.1.2 对电路设计的影响与规避GIDL在以下场景中尤为突出高压接口电路比如5V容忍的I/O口内部核心电压1.2V当I/O引脚接5V内部MOS管漏极承受高压极易引发GIDL。存储器单元在DRAM或某些SRAM单元中存储节点的电压可能很高而访问晶体管的栅压很低GIDL会成为数据保持电流的主要部分。深亚微米工艺随着沟道变短栅氧变薄电场增强GIDL效应愈发显著。规避措施优化器件结构采用轻掺杂漏极或双扩散漏极结构缓解漏结边缘的电场峰值。这是工艺层面的优化作为电路设计者我们需要了解不同工艺节点对此特性的标注。电路级保护对于高压输入引脚务必使用专门的耐压I/O库单元这些单元内部通常有级联器件或特殊设计来分摊电压降低单个器件承受的电场强度。绝对不要用核心低压器件直接连接高压信号。谨慎使用传输门在深亚微米工艺下用单个NMOS或PMOS做模拟开关或传输门时当信号电压接近电源轨GIDL会非常严重。此时应考虑使用互补传输门或确保开关管在关断时其漏极电压处于中间电平但这通常很难控制。2.3 栅极漏电流当绝缘层不再绝对绝缘理想情况下栅氧化层是完美的绝缘体。但在实际中尤其是栅氧厚度薄至几个原子层时电子会有一定的概率直接隧穿通过二氧化硅势垒形成栅极漏电流。2.3.1 隧穿机制分类福勒-诺德海姆隧穿当栅极电场非常强时10MV/cm电子从硅的导带隧穿三角形的势垒进入栅氧的导带。这在早期较厚栅氧的EEPROM编程中是有意利用的但在现代逻辑电路中是需要避免的。直接隧穿当栅氧极薄3nm时势垒层薄到电子可以直接“穿过”它而不必“越过”它。这是45nm以下工艺栅极漏电的主要形式。它与电场强度和氧化层厚度呈指数关系。2.3.2 设计考量与折衷栅极漏电流直接增加了静态功耗并且因为它流经栅极对动态功耗对栅电容充放电没有贡献纯粹是损耗。工艺演进的影响为了抑制栅极漏电High-K金属栅技术被引入。用高介电常数材料替代二氧化硅可以在保持相同等效栅电容从而保持驱动能力的前提下使用更厚的物理厚度从而指数级降低隧穿电流。这是半导体工艺的一个里程碑式进步。电路设计启示对于模拟电路栅极漏电流会转化为输入偏置电流影响高阻抗节点的电压精度。例如在积分器或采样保持电路中选择输入级器件时必须查阅数据手册中的栅极漏电流参数。通常JFET或CMOS工艺中的PMOS输入对管其栅漏会比NMOS小一些。避免过驱动在非必要情况下避免对栅极施加超过额定值的电压。即使瞬间的过压也可能导致栅氧损伤产生永久的、更大的漏电路径。2.4 反向偏置结漏电流PN结的固有“渗漏”任何PN结在反向偏置时都存在一个小的反向饱和电流主要由耗尽区内的少数载流子漂移和电子-空穴对的产生复合形成。2.4.1 构成与分析扩散电流中性区产生的少数载流子扩散到耗尽区边缘被电场扫过形成电流。这部分与掺杂浓度和温度有关。产生-复合电流耗尽区内的晶格缺陷、杂质等“产生-复合中心”会持续产生电子-空穴对并立即被电场分离形成电流。这是结漏电的主要部分且对温度极其敏感随温度升高而增大。对于MOS管存在两个重要的PN结源-衬底结和漏-衬底结。当MOS管关断时漏极电压可能很高导致漏-衬底结反偏从而产生结漏电流。这个电流从漏极流向衬底。2.4.2 版图与工艺的关联面积与周长结漏电流与PN结的面积成正比。因此在版图设计中对于已知会承受高反压的节点如电源开关管的漏极应尽量减少其扩散区的面积。同时结的周长部分由于边缘电场集中单位周长的漏电可能比面积部分更大。这在设计大功率器件或高压器件时需要仔细考量。阱接触的重要性务必为每一个MOS管的衬底或N阱提供充足、低阻的接触孔并将其连接到正确的电位NMOS衬底通常接最低电位PMOS的N阱接最高电位。良好的阱接触能迅速收集这些衬底电流防止衬底电位浮动。衬底电位浮动不仅会改变阈值电压还可能引发致命的闩锁效应。我的一个教训是曾经在一个模拟模块中为了节省面积减少了阱接触的数量结果芯片在高温下功能异常排查很久才发现是局部衬底电位升高导致NMOS漏电剧增。2.5 沟道穿通漏电流当耗尽区“牵手成功”在极短沟道的MOS管中当漏极电压很高时漏极耗尽区会横向大幅扩展。如果沟道长度很短源极和漏极的耗尽区可能在沟道下方连接起来形成一条导电通路。此时即使栅压低于阈值电压电流也能直接从源极流向漏极仿佛栅极失去了控制。这就是穿通效应。2.5.1 现象与危害穿通效应是一种严重的短沟道效应它使得器件的关断特性急剧恶化Vth随Vds升高而显著下降称为DIBL - 漏致势垒降低效应。发生穿通的器件其Ids-Vgs曲线在亚阈值区会变得非常平缓失去陡峭的开关特性。2.5.2 工艺与设计防御工艺解决方案采用逆向掺杂或 halo 注入。即在沟道区域靠近源漏两端进行额外的、与衬底同类型的重掺杂对于NMOS是P型注入。这相当于在源漏两端设立了“高墙”阻止其耗尽区向沟道中心过扩展从而抑制穿通。作为电路设计者我们需要知道我们所用的工艺是否已经包含了这些高级器件工程特性。电路设计守则严格遵守工艺设计规则中关于最小沟道长度的规定。永远不要为了追求面积而违规使用比标准单元更短的沟道长度来自定义器件。对于模拟电路中的长沟道器件用于高增益、高匹配穿通风险较低但也要注意在高Vds下工作时的可靠性。工作电压限制确保器件承受的Vds电压不超过工艺规定的最大值。在深亚微米工艺中电源电压不断降低其中一个核心原因就是为了控制电场强度避免穿通等强场效应。2.6 热载流子注入效应一种会退化的漏电HCI本身不是一种稳态的漏电流但它会导致器件性能退化从而可能引发其他形式的漏电增加因此必须放在这里讨论。2.6.1 产生过程当MOS管工作在饱和区特别是Vds较高时沟道中的电子在从源向漏运动的过程中被漏端附近的高电场加速获得很高的动能成为“热载流子”。这些高能电子有两种破坏方式碰撞电离撞击硅原子产生新的电子-空穴对其中一部分空穴会形成衬底电流。这是可以测量的。注入氧化层部分高能电子有足够的能量克服硅-二氧化硅界面势垒注入到栅氧化层中。这些被陷阱捕获的电子会永久地改变氧化层和界面特性。2.6.2 后果与电路级缓解被捕获的电荷会导致阈值电压漂移通常是Vth增加。跨导退化器件驱动能力下降。亚阈值斜率退化关断特性变差亚阈值漏电流增加。HCI效应是一个与时间、电压、温度相关的累积性退化过程。在电路设计中需特别注意避免长期高压工作对于需要长期可靠工作的电路如汽车电子、工业控制应让MOS管工作在其额定电压的降额范围内。例如5V工艺的器件设计时让Vds最大不超过4V。关注开关瞬间HCI在开关瞬间Vds和Ids同时很高的时刻最为严重。因此优化开关波形减少开关时间但会增加开关损耗或采用软开关技术有助于减轻HCI应力。可靠性仿真先进的EDA工具可以进行基于模型的HCI寿命仿真。对于关键路径上的器件尤其是输出驱动级、电源管理单元中的开关管进行这样的仿真至关重要。我曾参与一个通信设备项目其高速串行接口的驱动级最初设计裕度不足HCI仿真显示其在3年后的性能衰减可能超出规范后来通过调整器件尺寸和驱动强度解决了问题。3. 漏电流的测量、仿真与低功耗设计实践理解了理论我们更需要知道如何在实践中应对它。这一部分我们将从设计流程的角度看看如何定位、评估和攻克漏电流难题。3.1 如何在实际项目中评估漏电流3.1.1 仿真工具的使用现代IC设计高度依赖仿真。对于漏电流我们需要关注以下几类仿真静态工作点分析在电路处于稳定状态无瞬态变化时进行。仿真器会计算每个节点的电压和每个支路的电流。这时你可以直接读出每个MOS管的Id电流。对于关断的管子这个Id就是其总漏电流包括亚阈值、GIDL、结漏电等。关键技巧一定要在最坏情况下进行仿真。这通常意味着高温125°C 或工艺角指定的最高结温。慢速工艺角通常漏电流最大。最高电源电压对于亚阈值漏电高压会使Vgs - Vth负得少一些因为Vth随电源电压升高可能略有降低对于GIDL和穿通高压直接加剧效应。功耗分析工具数字后端流程中的功耗分析工具可以精确统计整个芯片的静态功耗。它们基于标准单元库中的漏电功耗数据通常以每单位宽度或每个单元的纳安数给出结合电路网表、开关活动性和温度电压条件进行计算。在做低功耗设计时必须反复迭代检查功耗分析报告。蒙特卡洛分析由于工艺偏差不同芯片之间、同一芯片不同位置的MOS管其阈值电压等参数会有波动。蒙特卡洛分析可以模拟这种随机波动给出漏电流的统计分布如均值、标准差、最坏值。这对于评估量产良率和功耗一致性非常重要。3.1.2 实测中的挑战与技巧流片回来后进行测试是验证设计的最终关卡。测试芯片的静态功耗Iccq需要非常精密的设备因为电流可能低至纳安甚至皮安级。环境控制必须精确控制芯片的温度。一个简单的办法是将芯片置于温箱中或者使用热台。测试数据必须注明环境温度。测试模式设计芯片通常有多种工作模式Active, Sleep, Deep Sleep。你需要通过控制引脚将芯片置于待测的静态模式。确保所有时钟都已关断所有动态电路都已静止。一个常见的错误是测试模式设计有误导致某些内部逻辑仍在翻转从而测到的“静态”电流其实包含了动态成分。去耦与滤波PCB板上的去耦电容在电源关闭后会有残留电荷释放干扰微小电流的测量。需要给仪表足够的稳定时间或者采用积分法测量电荷量来推算平均电流。分离不同电源域如果芯片有多个独立的电源域如VDD_CORE, VDD_IO, VDD_ANA务必分别测量每个域的静态电流。这有助于定位漏电大户。例如如果模拟电源域漏电异常大可能是某个运放的输入级或偏置电路设计不当。3.2 低功耗设计中的漏电流管理策略降低静态功耗是一场系统工程需要在架构、电路、版图多个层面协同。3.2.1 系统架构级策略多电压域根据性能需求为不同模块提供不同的电源电压。对性能要求不高的模块使用较低的电压可以显著降低漏电因为Vgs - Vth负得更多。动态电压频率缩放在任务运行时根据实时负载调整电压和频率。在空闲时将电压降至仅能保持状态的最低水平即“保持电压”这能极大降低漏电。电源门控细分不仅仅是关闭整个大模块而是更精细地划分电源域让更多在特定模式下不工作的子模块都能彻底断电。这需要付出面积电源开关、隔离单元和时序唤醒时间的代价需要仔细权衡。3.2.2 电路级策略堆叠效应将两个或多个晶体管串联使用。例如用两个NMOS串联代替一个NMOS作为开关。当它们都关断时中间节点的电压会被抬升从而降低每个管子两端的Vds电压。根据亚阈值电流公式Vds会影响电流更关键的是它降低了每个管子承受的Vgs - Vth对于底部的管子其Vgs是输入Vth不变对于顶部的管子其源极电压被抬高相当于Vgs变负更多。这种结构可以使总漏电流降低一个数量级。在存储器的位线漏电控制中常用此技术。体偏置生成与切换设计一个片上电荷泵或低压差线性稳压器在活跃模式下提供零偏或正偏以获得高性能在待机模式下切换到强反偏以抑制漏电。这需要额外的电路和控制逻辑。使用专用低泄漏单元一些工艺库提供超低泄漏的专用标准单元或存储器编译器。这些单元可能采用更厚的栅氧或特殊的器件设计在同等性能下漏电更小但面积和速度可能有所牺牲。3.2.3 版图级策略增加沟道长度对于模拟电路中对漏电极其敏感的节点如采样电容的开关可以手动绘制沟道长度大于最小设计规则的器件。这是最直接有效的方法。优化扩散区形状对于已知的高阻节点尽量减少其源/漏扩散区的面积和周长以减小结漏电。加强阱和衬底接触确保阱电位稳定是防止漏电因衬底电位浮动而恶化的基础。规则是接触孔间距要密电阻要低尤其是在大电流器件或对噪声敏感的模拟电路周围。4. 常见设计误区与问题排查实录即使理论清晰、工具先进在实际项目中我们依然会踩坑。下面分享几个典型的漏电流相关问题和排查思路。4.1 问题芯片休眠电流比仿真预期大了100倍现象一款电池供电的物联网芯片实测Deep Sleep模式下的电流为10μA而仿真报告仅为100nA。排查过程确认测试条件温度、电压与仿真一致测试模式正确。分电源域测量发现95%的电流来自模拟电源域AVDD。检查模拟模块该域只有一个始终上电的低温漂基准源和一个上电复位电路。逐个断开其输出负载电流无变化。检查电源引脚用高精度探头测量AVDD引脚波形发现有极其微弱的周期性毛刺幅度约几mV频率约1MHz。这暗示有动态电路在运行。真相最终发现数字电源域DVDD已关断但数字地DVSS和模拟地AVSS在芯片内部是通过一个可关断的背对背二极管组连接的。在关断DVDD时控制信号序列出现了一个毛刺导致这个接地开关处于半导通的高阻状态。DVSS域上的一些大电容通过这个高阻路径缓慢放电形成了脉冲式的放电电流这个电流在流经AVSS的PCB走线时产生了压降被误测为来自AVDD的静态电流。教训静态功耗测试时必须确保所有开关包括电源开关、接地开关、信号隔离器都处于完全确定的状态。混合信号芯片的接地策略需要极其谨慎的设计和验证。4.2 问题高温下ADC的零点读数持续缓慢漂移现象一款24位Σ-Δ ADC在125°C高温下输入端短路时输出码值会以每小时几十个LSB的速度向正方向缓慢漂移。排查过程排除外部因素确认参考电压、电源稳定PCB清洁无污染。聚焦输入级该ADC采用开关电容输入网络。怀疑是输入多路选择器的关断漏电。仿真分析对输入MUX的MOS开关进行高温下的漏电仿真。发现当某个不选通的通道外接高阻抗信号源如传感器时即使开关关断其亚阈值漏电和结漏电在125°C下也达到了皮安级。这个微小电流会对输入采样电容进行充放电。机理假设采样电容为10pF漏电流为1pA那么电压漂移速率就是dV/dt I/C 1pA / 10pF 100 μV/s。对于一个满量程为2.5V的24位ADC1LSB约为0.15μV。这个漂移速率是巨大的。解决重新设计输入前端。方案一在外部信号进入MUX前增加一个由低漏电JFET或专用模拟开关构成的保护开关仅在采样瞬间导通。方案二改用漏电更小的传输门结构并增大开关管的沟道长度。方案三在软件上增加更频繁的自动调零周期。心得对于高精度模拟电路皮安级的漏电流就足以毁掉整个系统的精度。设计时必须以最坏温度下的漏电值为准不能只看室温典型值。对于高阻抗节点任何连接到它的路径都必须被视为潜在的漏电源。4.3 问题使用最小尺寸晶体管做模拟开关信号失真大现象在一个音频信号路径中使用最小尺寸的CMOS传输门做静音开关发现开启时信号通过良好但关闭时仍有微弱的、失真的信号耦合到输出端。排查这不仅仅是关断隔离度的问题。用频谱分析仪观察发现耦合过去的信号含有大量高频谐波。分析根本原因在于GIDL和结漏电的非线性。当传输门关闭时其源/漏极电压随输入音频信号大幅变化。GIDL电流是Vgd栅-漏电压差的强非线性函数。因此漏电流不是一个恒定的值而是一个随输入信号变化的非线性电流。这个非线性电流流过负载阻抗就产生了一个非线性的电压也就是失真的信号。解决放弃使用最小尺寸器件。根据信号摆幅和关断隔离度要求适当增大开关管的尺寸特别是长度并优先选择HVT器件。虽然这会增大寄生电容和开关时间但对于音频这样的低频应用是可以接受的。更好的办法是采用专门的、关断隔离度指标优异的模拟开关芯片。漏电流的世界远比我们想象的复杂。它不仅仅是功耗表上的一个数字更是影响电路精度、可靠性乃至功能正确性的关键因素。从亚阈值的指数律到GIDL的强场效应从栅氧隧穿的量子力学到热载流子的可靠性威胁每一种机制都在向我们揭示半导体器件微观世界的精妙与挑战。作为设计者我们的任务就是理解这些原理利用工艺提供的工具在速度、面积、功耗和可靠性之间做出明智的权衡。下一次当你绘制一个MOS管符号时不妨多想一步在它关断的那一刻有哪些看不见的电流正在悄然流动而你的设计是否已经为它们准备好了应对之策