一、需求概述采用EGo1 FPGA开发板基于DDS原理通过拨码开关选择输出的波形为正弦波2’b00、三角波2’b01、锯齿波2’b10或者矩形波2’b11并且可以通过按键调高或调低频率调节频率范围为10Hz~1MHz。开发环境为Vivado 2018.3采用Verilog HDL编写并进行波形仿真最终下板验证。二、DDS设计原理DDSDirect Digital Synthesizer 即直接数字频率合成因其低功耗、高分辨率、变频迅速等优势已被广泛应用于遥感、雷达、导航等多个领域。DDS主要由相位控制字、频率控制字、相位累加器、ROM查找表、DAC、等构成其中相位控制字与频率控制字支持外部实时动态调控。其工作原理为系统时钟驱动其内部的相位累加器进行相位增量运算将ROM查找表输出的多位二进制数据经D/A转换输出模拟电信号从而产生不同频率波形同时保持频率改变过程中的相位连续性DDS结构示意图如图1所示。图1 DDS结构示意图N、M表示位宽相位累加器作为硬件系统核心单元由N位全加器与N位累加计数器组成每次时钟上升沿到来时累加器计数值会递增经过2^N个时钟周期完成1个周期的信号输出。假设累加器输入的时钟频率为f_clk此时相位累加器能够产生信号频率精度为f_clk/2^N若想实现信号的输出频率为f_out需在此基础上乘以频率控制字F_WORD计算公式为f_out F_WORD * f_clk / 2^N相位控制字的位宽M与ROM的地址位宽一致将相位累加器N的高M位截断作为后续ROM的地址输入而相位控制字直接叠加到这个地址信号中假设p_out为调节的相位P_WORD为相位控制字对应的相位变化关系如下p_out P_WORD 2Π / 2^MROM查找表中存储了“相位-幅度”对照表即查找表中每个地址都对应了一个完成波形从0到2Π的一个值。本实验采用相位截断法截取32bits位宽相位累加器的高8为有效相位值作为ROM的查询相位地址。相位累加器截断输出相位作为ROM查找表的地址输入并根据地址输出相应的幅值。因此通过查找表可以实现高精度的波形生成正弦波、三角波、锯齿波和方波的ROM查找表分别用于存储对应的波形数据点通过调整频率控制字的值可以改变输出信号的频率通过改变相位控制字的值可以改变输出信号的相位。三、系统搭建EGo1开发板的实物如图2所示是依元素科技基于Xilinx Artix-7 FPGA研发的便携式数模混合基础教学平台拥有丰富的外设VGA接口、音频接口、USB-UART/JTAG接口、USB转PS2接口、2个4位数码管、16个LED灯、8个拨码开关、1个8位DSP开关、5个按键、1个模拟电压输入、1个DAC输出接口、SRAM存储器、SPI FLASH存储器、蓝牙模块和1个通用扩展接口。EGo1开发板板载的FPGA芯片型号为Xilinx Artix-7系列XC7A35T-1CSG324具有33280个逻辑单元、41600个寄存器、1800kb的BRAM和90个DSP等逻辑资源可以实现较复杂的数字逻辑设计。图2 EGo1开发板实物图由于EGo1开发板中板载了一个8位的DAC数模转换芯片DAC0832DAC输出的模拟信号连接到接口J2上所以仅需要一个EGo1开发板接口完成本设计。EGo1开发板上的DAC0832电路原理图如图3所示。图3 DAC0832电路原理图四、模块设计与仿真注意事项使用Vivado打开.v文件查看代码时可能会出现乱码的情况使用Notepad打开即可。本设计的整体模块框图如图4所示各个模块的介绍如下1波形选择模块根据拨码开关来选择对应的波形正弦波2’b00、三角波2’b01、锯齿波2’b10或者矩形波2’b112频率控制模块根据频率控制按键来调整频率增大或减小频率计算对应的频率字输出到DDS控制模块3正弦波、三角波、锯齿波和方波ROM用于存储正弦波和三角波的波形数据文件DDS控制模块输出地址给ROM然后得到对应地址下ROM中的数据4DDS控制模块根据DDS生成对应频率的波形5DA转换模块驱动DAC0832完成数字信号转模拟信号输出到对应管脚最后可以用示波器观察图4 DDS波形发生器整体模块框图系统整体仿真波形如图5所示分别为正弦波、三角波、锯齿波和方波由于Vivado进行模拟波形显示时会自动把离散数字点用直线连起来了所以 0 / 255 的方波在显示上看起来像三角波数据本身完全正确这是显示方式导致的假象不是设计问题。图5 系统整体仿真波形将dac_data以无符号十进制数的格式进行显示如图6所示可以看出方波的数据正确仿真验证通过。图6 数据以无符号十进制表示结果五、上板验证对工程进行全编译工程总结界面如图7所示。图7 工程总结界面将bit流文件下载到EGo1开发板并用示波器观察DAC输出的模拟波形具体操作如图8所示。图8 开发板操作示意图初始时各个波形的频率均设置为1000Hz正弦波、三角波、锯齿波和方波的波形如图9-12所示。图9 正弦波波形图10 三角波波形图11 锯齿波波形图12 方波波形将波形切换至正弦波显示分别增大频率和减小频率结果如图13和图14所示频率分别为1.02kHz和977Hz。图13 增大频率显示结果图14 减小频率显示结果频率增大到2kHz和减小到511Hz的结果如图15和图16所示下板验证通过。图15 频率增大到2kHz图16 频率减小到511Hz六、获取方法获取方法加入知识星球——FPGA设计入门与提高 基于FPGA的DDS信号发生器设计，生成频率可调的正弦波、三角波、锯齿波和方波
一、需求概述采用EGo1 FPGA开发板基于DDS原理通过拨码开关选择输出的波形为正弦波2’b00、三角波2’b01、锯齿波2’b10或者矩形波2’b11并且可以通过按键调高或调低频率调节频率范围为10Hz~1MHz。开发环境为Vivado 2018.3采用Verilog HDL编写并进行波形仿真最终下板验证。二、DDS设计原理DDSDirect Digital Synthesizer 即直接数字频率合成因其低功耗、高分辨率、变频迅速等优势已被广泛应用于遥感、雷达、导航等多个领域。DDS主要由相位控制字、频率控制字、相位累加器、ROM查找表、DAC、等构成其中相位控制字与频率控制字支持外部实时动态调控。其工作原理为系统时钟驱动其内部的相位累加器进行相位增量运算将ROM查找表输出的多位二进制数据经D/A转换输出模拟电信号从而产生不同频率波形同时保持频率改变过程中的相位连续性DDS结构示意图如图1所示。图1 DDS结构示意图N、M表示位宽相位累加器作为硬件系统核心单元由N位全加器与N位累加计数器组成每次时钟上升沿到来时累加器计数值会递增经过2^N个时钟周期完成1个周期的信号输出。假设累加器输入的时钟频率为f_clk此时相位累加器能够产生信号频率精度为f_clk/2^N若想实现信号的输出频率为f_out需在此基础上乘以频率控制字F_WORD计算公式为f_out F_WORD * f_clk / 2^N相位控制字的位宽M与ROM的地址位宽一致将相位累加器N的高M位截断作为后续ROM的地址输入而相位控制字直接叠加到这个地址信号中假设p_out为调节的相位P_WORD为相位控制字对应的相位变化关系如下p_out P_WORD 2Π / 2^MROM查找表中存储了“相位-幅度”对照表即查找表中每个地址都对应了一个完成波形从0到2Π的一个值。本实验采用相位截断法截取32bits位宽相位累加器的高8为有效相位值作为ROM的查询相位地址。相位累加器截断输出相位作为ROM查找表的地址输入并根据地址输出相应的幅值。因此通过查找表可以实现高精度的波形生成正弦波、三角波、锯齿波和方波的ROM查找表分别用于存储对应的波形数据点通过调整频率控制字的值可以改变输出信号的频率通过改变相位控制字的值可以改变输出信号的相位。三、系统搭建EGo1开发板的实物如图2所示是依元素科技基于Xilinx Artix-7 FPGA研发的便携式数模混合基础教学平台拥有丰富的外设VGA接口、音频接口、USB-UART/JTAG接口、USB转PS2接口、2个4位数码管、16个LED灯、8个拨码开关、1个8位DSP开关、5个按键、1个模拟电压输入、1个DAC输出接口、SRAM存储器、SPI FLASH存储器、蓝牙模块和1个通用扩展接口。EGo1开发板板载的FPGA芯片型号为Xilinx Artix-7系列XC7A35T-1CSG324具有33280个逻辑单元、41600个寄存器、1800kb的BRAM和90个DSP等逻辑资源可以实现较复杂的数字逻辑设计。图2 EGo1开发板实物图由于EGo1开发板中板载了一个8位的DAC数模转换芯片DAC0832DAC输出的模拟信号连接到接口J2上所以仅需要一个EGo1开发板接口完成本设计。EGo1开发板上的DAC0832电路原理图如图3所示。图3 DAC0832电路原理图四、模块设计与仿真注意事项使用Vivado打开.v文件查看代码时可能会出现乱码的情况使用Notepad打开即可。本设计的整体模块框图如图4所示各个模块的介绍如下1波形选择模块根据拨码开关来选择对应的波形正弦波2’b00、三角波2’b01、锯齿波2’b10或者矩形波2’b112频率控制模块根据频率控制按键来调整频率增大或减小频率计算对应的频率字输出到DDS控制模块3正弦波、三角波、锯齿波和方波ROM用于存储正弦波和三角波的波形数据文件DDS控制模块输出地址给ROM然后得到对应地址下ROM中的数据4DDS控制模块根据DDS生成对应频率的波形5DA转换模块驱动DAC0832完成数字信号转模拟信号输出到对应管脚最后可以用示波器观察图4 DDS波形发生器整体模块框图系统整体仿真波形如图5所示分别为正弦波、三角波、锯齿波和方波由于Vivado进行模拟波形显示时会自动把离散数字点用直线连起来了所以 0 / 255 的方波在显示上看起来像三角波数据本身完全正确这是显示方式导致的假象不是设计问题。图5 系统整体仿真波形将dac_data以无符号十进制数的格式进行显示如图6所示可以看出方波的数据正确仿真验证通过。图6 数据以无符号十进制表示结果五、上板验证对工程进行全编译工程总结界面如图7所示。图7 工程总结界面将bit流文件下载到EGo1开发板并用示波器观察DAC输出的模拟波形具体操作如图8所示。图8 开发板操作示意图初始时各个波形的频率均设置为1000Hz正弦波、三角波、锯齿波和方波的波形如图9-12所示。图9 正弦波波形图10 三角波波形图11 锯齿波波形图12 方波波形将波形切换至正弦波显示分别增大频率和减小频率结果如图13和图14所示频率分别为1.02kHz和977Hz。图13 增大频率显示结果图14 减小频率显示结果频率增大到2kHz和减小到511Hz的结果如图15和图16所示下板验证通过。图15 频率增大到2kHz图16 频率减小到511Hz六、获取方法获取方法加入知识星球——FPGA设计入门与提高