1. 先搞清楚 Booth 算法在 FPGA 里跑通要过哪几关如果你正在做数字逻辑、计算机组成或者 FPGA 相关的课程设计、毕业设计或者想自己动手实现一个硬件乘法器那么“Booth算法”和“FPGA实现”这两个词大概率会一起出现。这个组合听起来很经典但真到动手的时候很多人会卡在从仿真到上板的路上——代码在 Modelsim 里波形看着都对一烧录到板子上结果就不对或者干脆没反应。这篇文章就是来解决这个问题的。我不打算从零开始讲 Booth 算法的原理网上资料很多。我更想以一个做过几次类似项目的人的角度带你走一遍从写代码、仿真、到最终在真实 FPGA 板子上验证的完整流程。核心就三件事写对代码、仿对时序、配对引脚。听起来简单但每一步都有容易踩的坑。我会用“嘉豪”这个具体的 FPGA 平台它可能对应某个具体的开发板型号或芯片作为例子把环境、步骤、参数和判断标准都讲清楚让你能照着复现并且知道出了问题该往哪里看。整个流程可以拆解为算法理解与模块划分 - Testbench 编写与功能仿真 - 综合、约束与布局布线 - 上板调试与验证。我们重点关注后三个环节因为这里才是理论和实践衔接的地方。2. 动手之前环境、代码结构与第一个仿真在打开 Quartus 或 Vivado 之前先确保你的“战场”是干净的。对于“嘉豪”FPGA平台你需要明确它用的是 AlteraIntel还是 Xilinx 的芯片这决定了你用的开发工具链。这里我假设是 Altera/Intel 系的因为“嘉豪”在一些教学板中常见。你需要准备好软件环境Quartus Prime版本尽量新比如 18.1 或以上确保支持你的器件、Modelsim可以是 Quartus 自带的 Starter 版也可以是独立安装的 SE/DE 版。务必确认 Modelsim 的 License 有效启动时不报fatal license error。硬件环境嘉豪 FPGA 开发板、USB-Blaster 或类似的 JTAG 下载器、电源。代码结构你的项目文件夹应该清晰。例如booth_multiplier_project/ ├── rtl/ // 存放所有 Verilog 源文件 │ ├── booth_multiplier.v // Booth算法顶层模块 │ ├── booth_encoder.v // Booth编码器模块 │ └── partial_product_gen.v // 部分积生成模块 ├── sim/ // 存放仿真相关文件 │ ├── tb_booth_multiplier.v // 测试平台 │ └── test_cases.txt // 测试用例可选 ├── quartus/ // Quartus 工程文件、约束文件 │ └── booth_multiplier.qpf │ └── booth_multiplier.sdc // 时序约束初期可简单 │ └── booth_multiplier.qsf // 引脚分配约束 └── doc/ // 文档、笔记第一个关键动作写一个“会说话”的 Testbench。你的 Testbench (tb_booth_multiplier.v) 不能只给几个输入然后看波形。它要能自动判断对错。比如initial begin // 初始化 clk 0; rst_n 0; multiplicand 8‘d5; // 被乘数 multiplier 8‘d3; // 乘数 start 0; #100 rst_n 1; // 启动计算 #20 start 1; #40 start 0; // 等待计算完成 wait(done 1‘b1); #100; // 自动比对结果 expected_product multiplicand * multiplier; // 软件计算期望值 if (product expected_product) begin $display(“[PASS] Test case: %d * %d %d”, multiplicand, multiplier, product); end else begin $display(“[FAIL] Test case: %d * %d, Got: %d, Expected: %d”, multiplicand, multiplier, product, expected_product); $stop; // 出错则停止仿真方便定位 end // 可以继续添加更多测试用例... $finish; end在 Modelsim 中运行这个仿真你的 Transcript 窗口会直接打印[PASS]或[FAIL]。这是功能仿真的第一步确保算法逻辑在无时序的理想环境下是正确的。如果这里就报[FAIL]回去检查你的 Booth 算法状态机、数据通路或者符号位处理。注意仿真时如果波形里出现大量“红线”不定态 X 或高阻态 Z不要慌。这通常是信号未初始化或多个驱动源冲突。从源头比如复位后的初始状态开始查确保每个寄存器在复位后都有一个确定的值。3. 从仿真到综合理解工具在背后做了什么功能仿真通过后很多人就直接开始上板了这是最容易出错的地方。你需要让 Quartus 把你的 RTL 代码“翻译”成实际 FPGA 内部的逻辑资源LUT、寄存器、DSP 块等这个过程叫综合。创建工程与器件选择在 Quartus 中新建工程关键一步是选择正确的器件型号。你必须知道“嘉豪”板上的 FPGA 具体型号比如 EP4CE10F17C8 或 Cyclone IV E 系列的某个型号。选错器件后续的引脚分配和时序分析都无从谈起。添加文件与综合将rtl/下的所有.v文件添加到工程中直接点击“Start Analysis Synthesis”。这个阶段工具会检查语法、进行基本的逻辑优化。看综合报告综合完成后一定要看“Flow Summary”和“Analysis Synthesis”下的报告。重点关注资源使用情况用了多少 Logic Elements (LEs)、Registers、Memory bits。确保没有超过器件容量。警告信息不要忽略警告。比如“推断出了锁存器 (inferred latch)”——这在组合逻辑中通常是设计缺陷会导致不可预测的行为。必须回去修改代码用 always (*) 描述组合逻辑时确保所有输入分支下输出都有赋值。时钟信息是否识别出了你的时钟信号。此时还不要管引脚分配。先进行“门级仿真”或“综合后仿真”。在 Quartus 里你可以生成一个综合后的网表文件.vo或.vho和标准延迟格式文件.sdo在 Modelsim 里用这些文件进行仿真。这个仿真包含了门电路的延迟模型比功能仿真更接近真实情况。如果这个仿真也通过了说明你的设计在考虑基本延迟后逻辑依然是正确的。对于 Booth 乘法器这类同步设计综合后仿真通常问题不大但这是一个好习惯。4. 真正的挑战引脚、时序约束与上板验证这是从“理论正确”到“物理正确”的关键一跃。4.1 引脚分配连接虚拟与物理世界你需要一份“嘉豪”开发板的原理图或引脚定义文档。没有这个上板验证就是盲人摸象。假设我们要实现一个 8x8 位的乘法器输入是两个 8 位开关输出是 16 位 LED 灯有一个时钟输入和一个复位按钮。创建约束文件在 Quartus 的 Assignment - Pin Planner 中操作或者直接编辑.qsf文件。约束的核心是告诉工具代码里的clk信号对应板子上哪个物理引脚连接着晶振rst_n对应哪个引脚连接着按键multiplicand[7:0]对应哪一组引脚连接着拨码开关product[15:0]对应哪一组引脚连接着 LED。一个具体的.qsf约束示例片段# 时钟引脚假设连接至 PIN_E1频率为 50MHz set_location_assignment PIN_E1 -to clk set_instance_assignment -name IO_STANDARD “3.3-V LVTTL” -to clk # 复位引脚低电平有效假设连接至 PIN_M1按键按下为低电平 set_location_assignment PIN_M1 -to rst_n set_instance_assignment -name IO_STANDARD “3.3-V LVTTL” -to rst_n # 被乘数输入连接8位拨码开关假设引脚为 PIN_A1 到 PIN_A8 set_location_assignment PIN_A1 -to multiplicand[0] set_instance_assignment -name IO_STANDARD “3.3-V LVTTL” -to multiplicand[0] # ... 为 multiplicand[1] 到 [7] 重复类似约束 # 乘积输出连接16位LED假设引脚为 PIN_B1 到 PIN_B16 set_location_assignment PIN_B1 -to product[0] set_instance_assignment -name IO_STANDARD “3.3-V LVTTL” -to product[0] # ... 为 product[1] 到 [15] 重复类似约束引脚分配绝对不能错错了轻则功能异常重则损坏硬件比如把输出误分配到时钟输入引脚。4.2 时序约束告诉工具你的速度要求即使引脚对了如果时序不满足电路在高速下也会出错。你需要一个简单的.sdc文件。# 创建时钟约束定义时钟端口 clk周期 20ns (50MHz) create_clock -name sys_clk -period 20.000 [get_ports clk] # 定义输入延迟假设外部信号相对时钟有 2ns 延迟 set_input_delay -clock sys_clk 2 [get_ports {multiplicand[*] multiplier[*] rst_n}] # 定义输出延迟假设要求输出在时钟后 5ns 内稳定 set_output_delay -clock sys_clk 5 [get_ports {product[*] done}] # 设置复位信号为 false path异步复位不进行时序分析 set_false_path -from [get_ports rst_n]运行“Fitter”布局布线和“Timing Analysis”。必须查看“Timing Analyzer”报告确认没有“时序违例”。如果有违例说明你的设计在当前频率下太慢可能需要优化代码如流水线设计、降低时钟频率或调整约束。4.3 上板验证系统性的调试方法生成.sof文件后通过 JTAG 下载到板子。如果 LED 不亮或显示错误按以下顺序排查电源与下载链板子电源灯亮吗JTAG 连接稳定吗Quartus Programmer 能识别到器件吗引脚复用检查板子是否有跳线帽或配置确保你用的引脚没有被其他功能如 SDRAM、VGA占用。输入信号质量用示波器或逻辑分析仪如果条件允许测量clk和rst_n引脚。时钟波形干净吗复位按键按下时是否是稳定的低电平这是硬件调试的黄金法则——先确保输入是对的。内部信号探针如果板载资源允许可以利用 Quartus 的 SignalTap II Logic Analyzer。这是一个 FPGA 内部的逻辑分析仪。把你关心的内部信号比如状态机状态state、部分积partial_product、计数器count添加进去重新编译下载。通过触发条件捕获实际运行时这些信号的值与 Modelsim 波形对比。这是定位上板问题最强大的工具。简化测试不要一上来就测边界值如最大负数相乘。先测最简单的1 * 10 * 任何数正数 * 正数。用拨码开关设置输入观察 LED 输出是否符合二进制表示。复位与初始化确保你的设计在复位释放后处于一个确定的初始状态并且能正确响应start信号。很多上板问题源于复位序列不完整或异步复位恢复时间不足。5. 常见坑点与进阶思考把基本的跑通之后再看这些容易出问题的地方和优化方向。5.1 Modelsim 仿真相关坑点modelsim仿真波形是红线除了未初始化还可能是因为你在 Testbench 中对同一个信号比如data_bus进行了多次驱动。检查是否在多个always块或assign语句中赋值了同一个wire/reg。找不到文件 - mgls.dll modelsim这是典型的 License 环境变量设置问题或 License 文件损坏。重新配置MGLS_LICENSE_FILE环境变量指向有效的license.dat文件或者重新破解/获取 License。仿真速度慢对于大规模设计或长仿真时间可以在 Testbench 中减少不必要的$display。使用$stop而非$finish在出错时暂停而不是跑完全部时间。考虑对大规模存储器初始化使用$readmemh或$readmemb从文件读取而不是在代码里写死。5.2 FPGA 实现相关坑点fpga过约束和欠约束过约束你把时钟周期设得太短比如要求 200MHz但你的组合逻辑路径很长Booth 编码、多级加法链工具无论如何优化都无法满足导致时序违例实际电路跑不到这个速度。对策根据芯片性能看器件手册的Fmax和设计复杂度设置合理的时钟约束。欠约束你没有对异步输入信号如来自按键的start信号设置任何约束。这些信号可能不满足寄存器建立/保持时间导致亚稳态输出随机错误。对策对异步信号使用同步器两级或多级寄存器同步或者将其设置为false_path如果确实不需要时序约束。资源优化Booth 算法本身是为了减少部分积数量但最终的加法器链如 Wallace Tree也会消耗大量逻辑资源。如果资源紧张可以考虑使用 FPGA 内置的 DSP Slice如果算法是乘法累加结构。采用更小位宽的乘法器或者将大位宽乘法拆分成多个小位宽乘法。使用时序换面积将组合逻辑拆分成多个时钟周期完成流水线或迭代虽然延迟增加但每个周期逻辑深度变浅资源更省。5.3 验证完备性思考功能验证不能只靠几个随机数。一个完整的测试集应该包括常规值正数×正数正数×负数负数×负数。边界值最大值如 8位有符号数 127、最小值-128、零。特殊值1000_0000对于有符号数这是 -128容易溢出。随机测试用脚本如 Python生成大量随机测试对并自动生成 Testbench 的输入文件和期望输出文件通过$readmemh读入进行比对。最后关于“嘉豪”平台如果它是一款特定的教学板网络上很可能有对应的基础例程和引脚定义。在开始你的 Booth 项目之前强烈建议先跑通一个最简单的例程比如点亮一个流水灯。这能验证你的整个工具链Quartus - Programmer - 板子是畅通的避免在调试复杂设计时还要分心去排查环境问题。整个流程走下来你会发现 FPGA 开发的精髓不在于写出多复杂的算法而在于对“硬件时序”和“物理约束”的深刻理解与把控。Booth 算法的 Modelsim 仿真只是证明了思想的正确性而上板验证才是将它锚定在现实世界的最终一步。 FPGA实现Booth乘法器：从仿真到上板的完整工程实践指南
1. 先搞清楚 Booth 算法在 FPGA 里跑通要过哪几关如果你正在做数字逻辑、计算机组成或者 FPGA 相关的课程设计、毕业设计或者想自己动手实现一个硬件乘法器那么“Booth算法”和“FPGA实现”这两个词大概率会一起出现。这个组合听起来很经典但真到动手的时候很多人会卡在从仿真到上板的路上——代码在 Modelsim 里波形看着都对一烧录到板子上结果就不对或者干脆没反应。这篇文章就是来解决这个问题的。我不打算从零开始讲 Booth 算法的原理网上资料很多。我更想以一个做过几次类似项目的人的角度带你走一遍从写代码、仿真、到最终在真实 FPGA 板子上验证的完整流程。核心就三件事写对代码、仿对时序、配对引脚。听起来简单但每一步都有容易踩的坑。我会用“嘉豪”这个具体的 FPGA 平台它可能对应某个具体的开发板型号或芯片作为例子把环境、步骤、参数和判断标准都讲清楚让你能照着复现并且知道出了问题该往哪里看。整个流程可以拆解为算法理解与模块划分 - Testbench 编写与功能仿真 - 综合、约束与布局布线 - 上板调试与验证。我们重点关注后三个环节因为这里才是理论和实践衔接的地方。2. 动手之前环境、代码结构与第一个仿真在打开 Quartus 或 Vivado 之前先确保你的“战场”是干净的。对于“嘉豪”FPGA平台你需要明确它用的是 AlteraIntel还是 Xilinx 的芯片这决定了你用的开发工具链。这里我假设是 Altera/Intel 系的因为“嘉豪”在一些教学板中常见。你需要准备好软件环境Quartus Prime版本尽量新比如 18.1 或以上确保支持你的器件、Modelsim可以是 Quartus 自带的 Starter 版也可以是独立安装的 SE/DE 版。务必确认 Modelsim 的 License 有效启动时不报fatal license error。硬件环境嘉豪 FPGA 开发板、USB-Blaster 或类似的 JTAG 下载器、电源。代码结构你的项目文件夹应该清晰。例如booth_multiplier_project/ ├── rtl/ // 存放所有 Verilog 源文件 │ ├── booth_multiplier.v // Booth算法顶层模块 │ ├── booth_encoder.v // Booth编码器模块 │ └── partial_product_gen.v // 部分积生成模块 ├── sim/ // 存放仿真相关文件 │ ├── tb_booth_multiplier.v // 测试平台 │ └── test_cases.txt // 测试用例可选 ├── quartus/ // Quartus 工程文件、约束文件 │ └── booth_multiplier.qpf │ └── booth_multiplier.sdc // 时序约束初期可简单 │ └── booth_multiplier.qsf // 引脚分配约束 └── doc/ // 文档、笔记第一个关键动作写一个“会说话”的 Testbench。你的 Testbench (tb_booth_multiplier.v) 不能只给几个输入然后看波形。它要能自动判断对错。比如initial begin // 初始化 clk 0; rst_n 0; multiplicand 8‘d5; // 被乘数 multiplier 8‘d3; // 乘数 start 0; #100 rst_n 1; // 启动计算 #20 start 1; #40 start 0; // 等待计算完成 wait(done 1‘b1); #100; // 自动比对结果 expected_product multiplicand * multiplier; // 软件计算期望值 if (product expected_product) begin $display(“[PASS] Test case: %d * %d %d”, multiplicand, multiplier, product); end else begin $display(“[FAIL] Test case: %d * %d, Got: %d, Expected: %d”, multiplicand, multiplier, product, expected_product); $stop; // 出错则停止仿真方便定位 end // 可以继续添加更多测试用例... $finish; end在 Modelsim 中运行这个仿真你的 Transcript 窗口会直接打印[PASS]或[FAIL]。这是功能仿真的第一步确保算法逻辑在无时序的理想环境下是正确的。如果这里就报[FAIL]回去检查你的 Booth 算法状态机、数据通路或者符号位处理。注意仿真时如果波形里出现大量“红线”不定态 X 或高阻态 Z不要慌。这通常是信号未初始化或多个驱动源冲突。从源头比如复位后的初始状态开始查确保每个寄存器在复位后都有一个确定的值。3. 从仿真到综合理解工具在背后做了什么功能仿真通过后很多人就直接开始上板了这是最容易出错的地方。你需要让 Quartus 把你的 RTL 代码“翻译”成实际 FPGA 内部的逻辑资源LUT、寄存器、DSP 块等这个过程叫综合。创建工程与器件选择在 Quartus 中新建工程关键一步是选择正确的器件型号。你必须知道“嘉豪”板上的 FPGA 具体型号比如 EP4CE10F17C8 或 Cyclone IV E 系列的某个型号。选错器件后续的引脚分配和时序分析都无从谈起。添加文件与综合将rtl/下的所有.v文件添加到工程中直接点击“Start Analysis Synthesis”。这个阶段工具会检查语法、进行基本的逻辑优化。看综合报告综合完成后一定要看“Flow Summary”和“Analysis Synthesis”下的报告。重点关注资源使用情况用了多少 Logic Elements (LEs)、Registers、Memory bits。确保没有超过器件容量。警告信息不要忽略警告。比如“推断出了锁存器 (inferred latch)”——这在组合逻辑中通常是设计缺陷会导致不可预测的行为。必须回去修改代码用 always (*) 描述组合逻辑时确保所有输入分支下输出都有赋值。时钟信息是否识别出了你的时钟信号。此时还不要管引脚分配。先进行“门级仿真”或“综合后仿真”。在 Quartus 里你可以生成一个综合后的网表文件.vo或.vho和标准延迟格式文件.sdo在 Modelsim 里用这些文件进行仿真。这个仿真包含了门电路的延迟模型比功能仿真更接近真实情况。如果这个仿真也通过了说明你的设计在考虑基本延迟后逻辑依然是正确的。对于 Booth 乘法器这类同步设计综合后仿真通常问题不大但这是一个好习惯。4. 真正的挑战引脚、时序约束与上板验证这是从“理论正确”到“物理正确”的关键一跃。4.1 引脚分配连接虚拟与物理世界你需要一份“嘉豪”开发板的原理图或引脚定义文档。没有这个上板验证就是盲人摸象。假设我们要实现一个 8x8 位的乘法器输入是两个 8 位开关输出是 16 位 LED 灯有一个时钟输入和一个复位按钮。创建约束文件在 Quartus 的 Assignment - Pin Planner 中操作或者直接编辑.qsf文件。约束的核心是告诉工具代码里的clk信号对应板子上哪个物理引脚连接着晶振rst_n对应哪个引脚连接着按键multiplicand[7:0]对应哪一组引脚连接着拨码开关product[15:0]对应哪一组引脚连接着 LED。一个具体的.qsf约束示例片段# 时钟引脚假设连接至 PIN_E1频率为 50MHz set_location_assignment PIN_E1 -to clk set_instance_assignment -name IO_STANDARD “3.3-V LVTTL” -to clk # 复位引脚低电平有效假设连接至 PIN_M1按键按下为低电平 set_location_assignment PIN_M1 -to rst_n set_instance_assignment -name IO_STANDARD “3.3-V LVTTL” -to rst_n # 被乘数输入连接8位拨码开关假设引脚为 PIN_A1 到 PIN_A8 set_location_assignment PIN_A1 -to multiplicand[0] set_instance_assignment -name IO_STANDARD “3.3-V LVTTL” -to multiplicand[0] # ... 为 multiplicand[1] 到 [7] 重复类似约束 # 乘积输出连接16位LED假设引脚为 PIN_B1 到 PIN_B16 set_location_assignment PIN_B1 -to product[0] set_instance_assignment -name IO_STANDARD “3.3-V LVTTL” -to product[0] # ... 为 product[1] 到 [15] 重复类似约束引脚分配绝对不能错错了轻则功能异常重则损坏硬件比如把输出误分配到时钟输入引脚。4.2 时序约束告诉工具你的速度要求即使引脚对了如果时序不满足电路在高速下也会出错。你需要一个简单的.sdc文件。# 创建时钟约束定义时钟端口 clk周期 20ns (50MHz) create_clock -name sys_clk -period 20.000 [get_ports clk] # 定义输入延迟假设外部信号相对时钟有 2ns 延迟 set_input_delay -clock sys_clk 2 [get_ports {multiplicand[*] multiplier[*] rst_n}] # 定义输出延迟假设要求输出在时钟后 5ns 内稳定 set_output_delay -clock sys_clk 5 [get_ports {product[*] done}] # 设置复位信号为 false path异步复位不进行时序分析 set_false_path -from [get_ports rst_n]运行“Fitter”布局布线和“Timing Analysis”。必须查看“Timing Analyzer”报告确认没有“时序违例”。如果有违例说明你的设计在当前频率下太慢可能需要优化代码如流水线设计、降低时钟频率或调整约束。4.3 上板验证系统性的调试方法生成.sof文件后通过 JTAG 下载到板子。如果 LED 不亮或显示错误按以下顺序排查电源与下载链板子电源灯亮吗JTAG 连接稳定吗Quartus Programmer 能识别到器件吗引脚复用检查板子是否有跳线帽或配置确保你用的引脚没有被其他功能如 SDRAM、VGA占用。输入信号质量用示波器或逻辑分析仪如果条件允许测量clk和rst_n引脚。时钟波形干净吗复位按键按下时是否是稳定的低电平这是硬件调试的黄金法则——先确保输入是对的。内部信号探针如果板载资源允许可以利用 Quartus 的 SignalTap II Logic Analyzer。这是一个 FPGA 内部的逻辑分析仪。把你关心的内部信号比如状态机状态state、部分积partial_product、计数器count添加进去重新编译下载。通过触发条件捕获实际运行时这些信号的值与 Modelsim 波形对比。这是定位上板问题最强大的工具。简化测试不要一上来就测边界值如最大负数相乘。先测最简单的1 * 10 * 任何数正数 * 正数。用拨码开关设置输入观察 LED 输出是否符合二进制表示。复位与初始化确保你的设计在复位释放后处于一个确定的初始状态并且能正确响应start信号。很多上板问题源于复位序列不完整或异步复位恢复时间不足。5. 常见坑点与进阶思考把基本的跑通之后再看这些容易出问题的地方和优化方向。5.1 Modelsim 仿真相关坑点modelsim仿真波形是红线除了未初始化还可能是因为你在 Testbench 中对同一个信号比如data_bus进行了多次驱动。检查是否在多个always块或assign语句中赋值了同一个wire/reg。找不到文件 - mgls.dll modelsim这是典型的 License 环境变量设置问题或 License 文件损坏。重新配置MGLS_LICENSE_FILE环境变量指向有效的license.dat文件或者重新破解/获取 License。仿真速度慢对于大规模设计或长仿真时间可以在 Testbench 中减少不必要的$display。使用$stop而非$finish在出错时暂停而不是跑完全部时间。考虑对大规模存储器初始化使用$readmemh或$readmemb从文件读取而不是在代码里写死。5.2 FPGA 实现相关坑点fpga过约束和欠约束过约束你把时钟周期设得太短比如要求 200MHz但你的组合逻辑路径很长Booth 编码、多级加法链工具无论如何优化都无法满足导致时序违例实际电路跑不到这个速度。对策根据芯片性能看器件手册的Fmax和设计复杂度设置合理的时钟约束。欠约束你没有对异步输入信号如来自按键的start信号设置任何约束。这些信号可能不满足寄存器建立/保持时间导致亚稳态输出随机错误。对策对异步信号使用同步器两级或多级寄存器同步或者将其设置为false_path如果确实不需要时序约束。资源优化Booth 算法本身是为了减少部分积数量但最终的加法器链如 Wallace Tree也会消耗大量逻辑资源。如果资源紧张可以考虑使用 FPGA 内置的 DSP Slice如果算法是乘法累加结构。采用更小位宽的乘法器或者将大位宽乘法拆分成多个小位宽乘法。使用时序换面积将组合逻辑拆分成多个时钟周期完成流水线或迭代虽然延迟增加但每个周期逻辑深度变浅资源更省。5.3 验证完备性思考功能验证不能只靠几个随机数。一个完整的测试集应该包括常规值正数×正数正数×负数负数×负数。边界值最大值如 8位有符号数 127、最小值-128、零。特殊值1000_0000对于有符号数这是 -128容易溢出。随机测试用脚本如 Python生成大量随机测试对并自动生成 Testbench 的输入文件和期望输出文件通过$readmemh读入进行比对。最后关于“嘉豪”平台如果它是一款特定的教学板网络上很可能有对应的基础例程和引脚定义。在开始你的 Booth 项目之前强烈建议先跑通一个最简单的例程比如点亮一个流水灯。这能验证你的整个工具链Quartus - Programmer - 板子是畅通的避免在调试复杂设计时还要分心去排查环境问题。整个流程走下来你会发现 FPGA 开发的精髓不在于写出多复杂的算法而在于对“硬件时序”和“物理约束”的深刻理解与把控。Booth 算法的 Modelsim 仿真只是证明了思想的正确性而上板验证才是将它锚定在现实世界的最终一步。