1. 从“噪声整形”到“过采样”Sigma-Delta ADC的核心思想上次我们聊了Sigma-Delta ADC的基本架构把那个“积分器-比较器-反馈”的环路给拆解了一遍。但光知道结构就像知道汽车有四个轮子一个发动机离自己动手造一辆还差得远。今天这篇咱们就深入到最核心的两个概念里过采样和噪声整形。这是Sigma-Delta ADC的灵魂也是它能在低成本、低精度模拟电路上实现高精度数字输出的根本原因。理解了它们你才算真正摸到了Sigma-Delta设计的门道。很多刚接触的朋友会困惑为什么一个1位的比较器输出非0即1经过这么一套操作就能得到16位甚至24位的高精度数据答案就藏在这两个技术里。它们联手做了一件非常聪明的事把量化噪声也就是因为位数有限而产生的误差从我们关心的信号频段里“赶”了出去然后通过数字滤波器轻松地扔掉。整个过程你可以想象成在一个嘈杂的菜市场里整个频带都是噪声我们通过某种方法让想听的那个人信号站在你耳边清晰说话而把其他所有吵嚷声噪声都推到市场的角落里去最后你只需要捂住耳朵不听那个角落就行了。2. 过采样为什么采样率越高越好在传统奈奎斯特采样定理里我们被告知只要采样频率高于信号最高频率的两倍就能无失真地恢复信号。所以对于一个最高20kHz的音频信号用44.1kHz采样就够了。这在SAR ADC或流水线ADC中是标准操作。但Sigma-Delta ADC的第一步就走得与众不同它用一个远高于奈奎斯特频率的速率去采样信号这个倍数就是过采样率。2.1 过采样率的定义与直观影响过采样率通常用OSR表示其定义为OSR fs / (2 * fB)其中fs是采样频率fB是我们关心的信号带宽。例如对于带宽为20kHz的音频信号如果采用2.8224MHz的采样频率即fs6444.1kHz那么OSR 2.8224M / (220k) 70.56我们通常近似说OSR64。那么过采样带来了什么直接好处呢量化噪声功率被“摊薄”这是最关键的一点。量化噪声的总功率在直流到fs/2的整个奈奎斯特频带内是固定的只取决于量化步长。当采样率fs提高时这个固定的噪声功率被分摊到了更宽的频率范围上。因此在我们关心的信号带宽fB内噪声的功率谱密度就降低了。理论上采样率每提高一倍OSR加倍信号带宽内的噪声功率就降低3dB相当于有效分辨率增加0.5位。抗混叠滤波变得极其简单在传统ADC前需要一个陡峭的抗混叠滤波器以防止高频信号混叠到低频带内。由于Sigma-Delta的采样频率非常高信号带宽fB距离奈奎斯特频率fs/2非常远。这样只需要一个非常平缓的一阶RC滤波器就能轻松地将高频噪声衰减到足够低的水平大大简化了模拟前端的设计。注意这里说的“噪声”在第一步还只是指量化噪声。电路本身的热噪声、1/f噪声等并不会被过采样直接降低这些需要靠电路设计来优化。2.2 仅靠过采样能提升多少精度我们来算一笔账。假设一个理想的N位ADC其量化噪声功率是固定的。仅通过过采样其信噪比SNR的改善可以用公式估算SNR_improvement (dB) 10 * log10(OSR)对于一个OSR64的系统10*log10(64) ≈ 18.1 dB。而每增加1位有效位数SNR改善约6.02 dB。所以仅靠64倍过采样大约能带来18.1 / 6.02 ≈ 3位的精度提升。也就是说如果你用一个粗糙的1位比较器理论上SNR很差仅通过64倍过采样大概能把它变成一个等效4位左右的ADC。这显然还不够好离我们想要的16位SNR约98dB相差甚远。所以单靠过采样是远远不够的我们需要更强大的武器——噪声整形。3. 噪声整形把噪声“推”到高频去噪声整形是Sigma-Delta调制器的魔法。它的核心思想是利用反馈环路和积分器对量化噪声的频谱形状进行重塑。3.1 线性化模型与噪声传递函数为了分析我们常使用Sigma-Delta调制器的线性化模型。在这个模型里把非线性的1位量化器用一个加法器来代替加法器加入的就是量化噪声E(z)。这样整个系统就可以用Z域传递函数来分析。对于最常见的一阶Sigma-Delta调制器其线性模型分析如下前向通路积分器H(z) z^(-1) / (1 - z^(-1))这是一个累加器。反馈通路系数为1。 通过信号流图分析可以推导出输出Y(z)与输入X(z)、量化噪声E(z)的关系Y(z) z^(-1) * X(z) (1 - z^(-1)) * E(z)这个公式极其重要它告诉我们信号传递函数STF(z) z^(-1)。这意味着输入信号被原样延迟了一个采样周期后输出增益为1没有失真。噪声传递函数NTF(z) (1 - z^(-1))。这就是噪声整形的关键3.2 “1 - z^(-1)”的物理意义与频谱塑造(1 - z^(-1))在频域里对应什么做一下Z变换到频域的映射z e^(jω)其中ω2πf/fs可以得到其幅频响应为|NTF(f)| |1 - e^(-j2πf/fs)| 2 * |sin(πf/fs)|画一下这个曲线你会发现在低频f远小于fs时sin(πf/fs) ≈ πf/fs所以|NTF(f)| ≈ 2πf/fs。这意味着在低频段噪声传递函数的增益很小量化噪声被严重衰减了。 而在高频f接近fs/2时|NTF(f)| ≈ 2噪声增益变大。量化噪声的能量被“整形”到了高频区域。这就是“噪声整形”名字的由来。调制器并没有减少总噪声功率而是改变了噪声的分布把对我们有用的低频信号带宽内的噪声“挤”了出去推到了高频段。结合前面提到的过采样信号带宽fB处于低频区域而噪声被推到了fB之外的高频区域。后续我们只需要一个数字低通滤波器就能把大部分整形后的高频噪声滤除只留下几乎“纯净”的低频信号。3.3 高阶调制与更陡的噪声整形一阶调制器的噪声传递函数NTF (1 - z^(-1))其幅频特性曲线斜率是20dB/十倍频。这意味着在信号带宽内噪声衰减得还不够“狠”。为了达到更高的精度我们需要更陡峭的噪声整形曲线。这就是引入高阶Sigma-Delta调制器的原因。例如一个二阶调制器使用两个积分器其噪声传递函数为NTF (1 - z^(-1))^2。对应的幅频响应在低频段变为|NTF(f)| ≈ (2πf/fs)^2斜率达到了40dB/十倍频。这意味着在信号带宽内量化噪声被衰减得更厉害。阶数每增加一阶NTF在低频处的斜率就增加20dB/十倍频。高阶调制器能更有效地将噪声推向高频从而在相同的过采样率下获得更高的信噪比和有效位数。这也是为什么高性能音频ADC如24位/192kHz常采用三阶、四阶甚至更高阶调制结构的原因。4. 系统级设计与参数权衡在性能与稳定间走钢丝理解了原理接下来就是实战设计。设计一个Sigma-Delta ADC不是简单地把积分器和比较器堆起来你需要做一系列关键的权衡。4.1 过采样率、调制器阶数与有效位数的关系这是一个经典的三角权衡。目标是在满足精度有效位数ENOB要求的前提下选择合适的OSR和调制器阶数L。有一个经验公式可以估算SNR (dB) ≈ 6.02*N 1.76 - 5.17 10*log10( (2L1) * OSR^(2L1) / π^(2L) )其中N是量化器位数对于1位量化器N1L是调制器阶数。从这个公式可以看出提高OSR和增加阶数L都能显著提升SNR。但阶数L的影响更剧烈它出现在指数项(2L1)上。提高阶数对性能的改善比单纯提高OSR更有效。然而阶数越高系统稳定性越难保证。高阶2单比特量化调制器可能产生不稳定振荡需要复杂的稳定性分析或采用多位量化来缓解。在实际项目中我的经验是对于中等精度12-16位带宽较宽的应用如传感器测量常用二阶1位结构配合中等OSR64-256这在稳定性和性能间取得了良好平衡电路也相对简单。对于高精度18位带宽较窄的应用如音频、精密测量常用三阶或四阶结构。为了稳定往往会采用多位量化如3位或5位闪存ADC这引入了更复杂的模拟电路需要匹配的多位DAC但换来了更高的稳定性和线性度。4.2 积分器设计与非理想因素积分器是Sigma-Delta调制器的核心模拟部件通常由运算放大器和电容构成开关电容积分器。它的非理想性直接限制了系统的最终性能。运放有限增益理想积分器的传递函数是1/(1 - z^(-1))其极点精确在z1。如果运放直流增益A0有限实际极点会偏离单位圆导致积分器存在“泄露”。这等效于在噪声传递函数NTF中引入了一个额外的低通因子使得高频噪声无法被充分推向高频从而降低了噪声整形效果。设计时通常要求运放直流增益远大于OSR。对于OSR256的系统A0最好大于80dB。运放有限带宽与压摆率在开关电容积分器的短短半个时钟周期内运放必须完成对采样电荷的建立。建立误差会直接转化为线性失真和噪声。这需要运放有足够的单位增益带宽和压摆率。一个粗略的经验是运放的闭环带宽至少要是采样频率fs的5-10倍。电容失配与非线性在多位DAC反馈中电容阵列的失配会导致微分非线性误差。虽然Sigma-Delta调制器对元件的绝对精度要求不高得益于噪声整形但对多位DAC的线性度要求很高否则会引入谐波失真。通常需要引入动态元件匹配技术来缓解。4.3 数字抽取滤波器最后的守门员调制器输出的是高速的1位或多位数据流数字抽取滤波器要完成两项任务低通滤波和降采样。低通滤波滤除信号带宽fB之外的所有高频噪声这些噪声是经过整形后被推到高频的量化噪声。滤波器的阻带衰减必须足够大以满足整体动态范围的要求。降采样将数据速率从很高的过采样频率fs降低到奈奎斯特速率2fB。这减少了后续数字信号处理的数据量。最常用的抽取滤波器是级联积分梳状滤波器。它结构简单只有加法和延迟无需乘法器非常适合硬件实现。CIC滤波器的频率响应在信号通带内有一定程度的衰减sinc函数形状因此后面通常会级联一个补偿滤波器来平坦化通带响应。整个滤波器链的设计需要在硬件复杂度、功耗和性能之间折衷。5. 从仿真到版图一个二阶Sigma-Delta ADC的设计实例理论说再多不如动手走一遍。假设我们要设计一个用于传感器接口的16位精度、带宽1kHz的Sigma-Delta ADC。我们选择经典的二阶1位结构目标OSR设定为128那么采样频率fs OSR * 2 * fB 128 * 2 * 1k 256kHz。5.1 系统级建模与行为仿真第一步永远是在MATLAB、Python或Simulink中进行行为级仿真。用理想的积分器和比较器搭建模型验证环路稳定性并初步评估SNR和有效位数。% 简化示例二阶Sigma-Delta调制器行为模型 OSR 128; fs 256e3; fB 1e3; N 2^16; % 仿真点数 t (0:N-1)/fs; fin 0.9*fB; % 输入信号频率略低于fB以避免相干采样 Vin 0.5 * sin(2*pi*fin*t); % 满量程的50% % 初始化状态 integrator1_out 0; integrator2_out 0; bitstream zeros(1, N); Vref 1; % 假设参考电压为1V for i 1:N % 第一级积分器输入 输入 - 反馈(1位DAC输出) dac_out Vref if bitstream(max(i-1,1)) 0 else -Vref; int1_in Vin(i) - dac_out; integrator1_out integrator1_out int1_in; % 第二级积分器输入 第一级积分器输出 int2_in integrator1_out; integrator2_out integrator2_out int2_in; % 1位量化器比较器 if integrator2_out 0 bitstream(i) 1; else bitstream(i) 0; end end % 后续应对bitstream进行CIC滤波和降采样然后做FFT分析SNR通过这样的仿真我们可以快速调整积分器系数本例中为1实际可能需缩放以保证稳定性并确认在理想情况下系统能达到远超16位的性能例如本配置下仿真SNR可能超过100dB这为我们后续应对电路非理想性留下了足够的裕量。5.2 电路设计与关键模块指标分解根据行为仿真确定的架构开始电路设计开关电容积分器运放直流增益90dB单位增益带宽5MHz压摆率10V/μs。采用折叠式共源共栅或增益自举结构。采样电容大小由热噪声KT/C决定。要满足16位精度约98dB SNR在信号带宽1kHz内总积分噪声功率需低于信号功率98dB。通过计算可确定采样电容Cs需在几皮法到十几皮法量级。电容太大会增加运放驱动负担和功耗太小则热噪声超标。开关采用CMOS传输门。注意时钟馈通和电荷注入效应可以通过下极板采样、虚拟开关等技术来抵消。比较器采用动态锁存比较器速度快、功耗低。需要关注其回踢噪声它可能通过积分器影响前端。良好的时序设计在积分相位结束后进行锁存和版图隔离是关键。1位DAC即一个由比较器输出控制的开关切换Vref或Vref-到积分器输入端。需要确保两个参考电压的对称性和低阻抗。时钟产生电路产生不交叠时钟控制开关电容的采样和积分相位。任何时钟重叠都会导致电荷损失或信号直通严重恶化性能。5.3 晶体管级仿真与版图要点在Cadence或类似平台完成原理图设计后进入最耗时的晶体管级仿真。瞬态仿真施加一个低频正弦波输入观察积分器输出波形和比较器输出的位流。积分器输出应在一个有限的范围内摆动不会饱和这表明环路稳定。位流中应能看到明显的密度调制。噪声仿真对运放和开关进行噪声分析确保总输入参考噪声低于行为仿真中留出的裕度。蒙特卡洛仿真分析工艺偏差和失配对性能如SNR、失真的影响。这对于评估量产良率至关重要。版图阶段需要格外小心对称性差分路径的版图必须严格对称包括积分器的两个输入通路、电容的布局和走线。隔离敏感的模拟部分积分器、参考电压要与数字部分比较器、时钟驱动器充分隔离使用保护环、单独供电岛等手段。参考电压走线低阻抗、宽线宽并做好去耦。5.4 数字滤波器的硬件实现在FPGA或ASIC中实现数字抽取滤波器。对于OSR128一个5级CIC滤波器足以提供足够的阻带衰减。随后可以级联一个半带滤波器或FIR补偿滤波器以修正CIC的通带衰减并进一步抑制混叠。// 一个简化的5级CIC抽取滤波器模块示例 module cic_decimator #(parameter DATA_WIDTH24) ( input wire clk, // 高速时钟 fs input wire rst_n, input wire data_in, // 1位调制器输出 input wire data_valid_in, output reg [DATA_WIDTH-1:0] data_out, output reg data_valid_out, output wire clk_slow // 降采样后时钟 fs/OSR ); // 积分器部分工作在fs reg [DATA_WIDTH-1:0] int_stage [0:4]; always (posedge clk or negedge rst_n) begin if (!rst_n) begin for (int i0; i5; ii1) int_stage[i] 0; end else if (data_valid_in) begin int_stage[0] int_stage[0] {{(DATA_WIDTH-1){1b0}}, data_in}; for (int i1; i5; ii1) begin int_stage[i] int_stage[i] int_stage[i-1]; end end end // 降采样与梳状滤波部分工作在fs/OSR // ... 此处省略梳状器、降采样控制逻辑和差分延迟实现 // 最终输出data_out和data_valid_out endmodule6. 实测调试与常见问题排查芯片或电路板回来后的调试才是真正考验设计的时候。Sigma-Delta ADC的故障现象和排查思路有其特殊性。6.1 输出全是0或全是1这是最典型的问题通常意味着环路没有正常工作。检查电源和参考电压首先确认模拟电源AVDD、AVSS以及正负参考电压Vref、Vref-是否正确建立。参考电压为0会导致比较器无法翻转。检查时钟用示波器测量采样时钟和积分时钟是否正常是否不交叠。时钟丢失会导致积分器停止工作。检查比较器断开反馈给积分器一个固定的直流输入看比较器输出是否能随输入变化。比较器失效会导致环路锁死。检查积分器输出饱和用示波器探头高阻观察积分器输出节点。如果输出饱和在电源轨可能是积分器电容漏电、运放失效或者输入信号过大超出了调制器的输入范围。6.2 性能SNR/ENOB不达标如果ADC有输出但噪声太大或失真严重精度达不到预期。频谱分析给一个纯净的单音正弦波输入用高精度ADC采集输出数据做FFT看频谱。观察底噪过高可能是模拟前端热噪声过大采样电容太小、运放噪声大或电源噪声耦合严重。检查电源去耦电容是否足够、布局是否合理。出现谐波失真可能是运放非线性输出摆幅受限、开关的非线性导通电阻或者参考电压驱动能力不足。尝试减小输入信号幅度如果失真改善说明是过载或非线性问题。在特定频率出现尖峰杂散这通常是时钟馈通或电源噪声耦合的迹象。检查时钟信号线是否太靠近敏感的模拟走线。过采样率和滤波器设置确认数字部分的抽取滤波器参数如CIC阶数、降采样比是否与设计一致。一个错误的降采样比会直接导致性能崩溃。量化器极限环振荡在某些输入条件下一阶调制器可能产生周期性模式在频谱上表现为杂散。这通常可以通过在积分器中加入很小的泄露例如使用有限增益的运放或采用高阶调制器来抑制。6.3 实测心得与技巧供电是生命线Sigma-Delta ADC对电源噪声极其敏感。一定要用线性稳压器供电并在芯片的每个电源引脚就近放置大小搭配的去耦电容例如10uF钽电容100nF陶瓷电容。参考电压要“干净”且“强壮”参考电压的噪声会直接叠加在信号上。使用低噪声基准源并确保其输出能快速提供DAC开关切换所需的瞬态电流。必要时可以用运放做成缓冲器。接地策略模拟地和数字地单点连接。在板级将调制器和模拟滤波器的地作为一个“安静的地岛”通过磁珠或0欧电阻连接到主数字地。从低要求开始验证不要一上来就用满量程、全带宽测试。先用一个很小的直流电压输入看输出码是否稳定在预期值附近。然后输入一个很低频率、很小幅度的正弦波慢慢提升频率和幅度观察系统响应是否正常。设计一个可用的Sigma-Delta ADC需要跨越系统建模、模拟电路设计、数字设计和实测调试多个领域。每一次调试中发现的异常都是对理论理解的加深。当最终从频谱分析仪上看到那个干净的低频信号谱线以及被完美整形到高频段的量化噪声基底时你会觉得之前所有的公式推导和深夜调试都是值得的。这个从连续时间模拟信号到高速位流再到高精度数字码的转换过程充满了工程智慧的美感。