大家看芯片照片的时候有没有注意到一个特征最近几年的超导量子芯片布图越来越像蜂窝煤了。那些重复的六边形结构就是所谓的重六边形晶格heavy-hex lattice。从IBM的127比特Eagle芯片到1121比特Condor芯片这种拓扑结构已经事实上成为超导量子计算在大规模阶段的默认选项。这篇文章我想把两件事串起来讲清楚一是超导量子比特里最主流的Transmon它到底是怎么从底层物理走向工程实现的二是为什么到了量子纠错阶段芯片拓扑要从传统的方格变成重六边形以及在这个拓扑上稳定子测量、解码路径、频率规划这些环节究竟是怎么落地的。内容主要面向正在做或者准备做超导量子计算的实验人员、芯片设计者和对量子纠错有好奇心的工程师我会把原理、参数和实际操作中的坑一起说透。1. 先搞明白超导量子比特为什么是电路而不是粒子很多人第一次接触超导量子比特容易被量子比特四个字带偏以为我们是在操控某种微观粒子。实际上Transmon的本质是一个宏观电路只是这个电路工作在超导状态下并且经过了精心设计让它的量子化能级可以被当作用来编码信息的二能级系统。1.1 LC振荡器做不了量子比特能级等差惹的祸最朴素的超导谐振电路是LC振荡器。一个电感和一个电容并联它的哈密顿量写出来就是一个谐振子能级是等间距的E0、E1、E2、E3……间距完全一样。问题就出在这个等间距上。假设你想把01能级当成量子比特驱动频率正好等于E1-E0。但由于E2-E1也是同一个频率你驱动的时候|0到|1的跃迁和|1到|2的跃迁会同时发生。也就是说只要粒子稍微激发一点它就可能继续往上爬到更高的能级信息就泄漏到量子比特空间之外了。做单比特门的时候这种泄漏会带来不可控的错误而且还会在邻居比特之间传播。所以一个能用的量子比特必须是非谐的——能级间距不能一样。至少要保证|0和|1之间的跃迁频率明显区别于|1和|2之间的跃迁频率差值通常叫非谐性anharmonicity用α表示。只有当α足够大、并且控制脉冲设计得当时才能把系统近似看成二能级系统。1.2 约瑟夫森结给电路装上非线性弹簧要打破能级等间距需要一个非线性元件。恰好约瑟夫森结提供了这个非线性。约瑟夫森结的结构很简单两层超导体中间夹一层很薄的绝缘层氧化铝厚度只有几纳米。日常测量中它看起来就是一个电阻无穷大的绝缘结构但在超导态下库珀对可以通过量子隧穿效应穿过这个绝缘层形成超导电流I Ic·sin(φ)其中φ是结两端超导体的相位差。这一点非常重要。对于普通电感电流和磁通的关系是线性的I Φ/L而约瑟夫森结的电流和相位差是正弦关系而相位差本质上对应磁通量。也就是说约瑟夫森结呈现的是一个非线性电感它的等效电感值会随电流变化而变化。这个非线性正好就是让能级变得不等距的弹簧。把约瑟夫森结并联到电容上就得到一个非线性LC谐振器。这个系统的哈密顿量可以写成H 4EC(n - ng)^2 - EJ·cos(φ)其中EC是单电子充电能对应电容的大小EJ是约瑟夫森能对应结的最大隧穿电流ng是门电压引入的偏置电荷。这个哈密顿量虽然简单但它决定了Transmon几乎所有的重要性质。1.3 从能级设计反推芯片参数在设计一款Transmon的时候实验人员真正要决定的其实就两个参数EJ和EC或者它们的组合。常见的做法是先确定工作频率和想要的非谐性再反推电容和结的尺寸。一般设计目标大致是这样的参数典型范围说明比特工作频率 f014-7 GHz太低会被热噪声以及磁通噪声干扰太高和读出谐振腔频率不好区分非谐性 α-200~-350 MHz负值绝对值要大于脉冲带宽但又不能大到引来噪音扰动EJ/h10-20 GHz由约瑟夫森结的临界电流决定EC/h200-350 MHz由比特的总并联电容决定EJ/EC30-80越大对电荷噪声越不敏感越小非谐性越好要权衡我第一次设计芯片的时候犯过一个典型错误把非谐性做得很大想让能级尽量分离、泄漏少一点。结果发现比特对电荷噪声极其敏感T2时间只有几百纳秒根本没法用。后来才明白超导量子比特的工程不是单点指标最大化关键在各项约束之间取一个可用的平衡点。这个平衡点的核心就是咱们下一章要聊的Transmon的设计哲学。2. Transmon当年差点被电荷噪声干掉的量子比特靠一把大电容翻身Transmon的全称是transmission-line shunted plasma oscillation qubit翻译得直白一点就是用传输线式的分流电容来抑制电荷噪声的等离子体振荡量子比特。这个shunted是关键它靠并联一个大电容把自己从电荷噪声的魔爪里救了出来。2.1 早期比特的致命伤电荷噪声在Transmon之前超导量子比特的主流是Cooper Pair BoxCPB也叫电荷量子比特。CPB的工作区间把EJ/EC做得比较小这时系统的能级对电荷偏置ng非常敏感谐振频率会随电荷噪声大幅抖动导致严重的退相干。实验上最让人头疼的也是这个你可以把样品屏蔽得很好但还是会有杂散电荷在衬底表面、氧化层缺陷里移动造成随机电报噪声。CPB必须精确锁定在电荷简并点工作而那个点既是最佳工作点也是环境里各种电荷涨落最容易把你推离的位置。十多年前做超导量子比特的实验组人人都跟电荷噪声搏斗过。2.2 EJ/EC 那个比值到底怎么选2007年耶鲁大学Koch等人的那篇经典文章给出了一个现在看来最简单的出路在约瑟夫森结旁边并联一个大的分流电容把EC降下来同时保持EJ不变甚至增大。这样EJ/EC就从不到1往几十的方向走系统能级对电荷偏置ng的依赖会按照exp(-√(8EJ/EC))的速度指数级衰减。你可以这么理解原本的电荷敏感型能级分布是一条起伏很大的正弦曲线把电容加大之后这条曲线被压得几乎平了。既然能级高度不再随电荷数变化那电荷噪声再怎么动也都扰不动比特的频率退相干就被大幅压制。代价是显而易见的非谐性也变小了。α大致和EC同量级而EC变小之后α就从CPB时代的吉赫兹量级掉到两三百兆赫兹。也就是说Transmon是一个能级间距接近等距、但仍在可控范围内的体系它用一小部分非谐性换来了对电荷噪声免疫这个取舍在工程上是绝对划算的。2.3 Transmon上手校准要看的几个关键量在设计并拿到一片Transmon芯片之后首先不是急着跑算法而是把下面几个最基本的量逐一测清楚比特频率用两脉冲时域谱或者双色调制谱找到|0-|1跃迁峰对应的频率就是比特工作点。能量弛豫时间T1把比特激发到|1态然后测量它自然衰落到|0的时间。T1反映比特和环境的耦合强度目前在好的器件上可以做到100微秒以上。拉姆齐条纹和自旋回波用于测量T2和T2。T2是自由演化下的相干时间T2则是在加回波脉冲后扣除慢漂移的相干时间。T2的极限一般是2T1也就是能量弛豫主导。π脉冲幅度和长度通过拉比振荡标定这是后续所有门的基准。读出频率和谐振腔色散频移扫描读出谐振腔的传输系数找到比特处于|0和|1时谐振峰的偏移量即2χ。有几个坑几乎每个新手都会踩。第一比特频率不是固定的尤其对可调谐Transmon来说加磁通偏置后频率会移动校准一次远远不够一套长时间实验里要反复回扫频率漂移。第二T1会随着时间缓慢变化有时候一片芯片放两天某个比特的T1能从60微秒掉到20微秒找原因找到最后发现是磁通涡旋被冻在超导薄膜里了热循环之后才能恢复。第三测出来的非谐性比理论值偏小是正常的因为实际的结电容、串扰电感都会对能级有修正直接信仿真值会让你设计的脉冲频率偏差数十兆赫兹。3. 单比特工作得再好也得面对纠错芯片拓扑开始改变玩法Transmon解决了单比特相干性的问题让门操作可以做到较高的保真度。但随着比特数增大新的矛盾出现了物理错误率离实用足够远的距离需要量子纠错来兜底。而量子纠错不是软件层的抽象概念它对芯片的硬件拓扑提出了硬性要求。3.1 量子纠错用人数换精度量子纠错的基本思想和经典纠错没有本质区别用多个物理比特编码一个逻辑比特再通过冗余和校验来发现并修复错误。但量子世界有一个经典世界里不存在的约束——不可克隆定理决定了你没办法把量子态复制几份做三模冗余而测量又会坍缩量子态你不能直接读一眼看它有没有错。所以量子纠错必须走另一条路把信息局域地编码在多个物理比特上再去反复测量与信息正交的稳定子stabilizer得到只反映错误、不扰动逻辑信息的校验结果。这就是稳定子码的基本框架表面码surface code是其中最著名的一类。表面码把量子比特分成两类角色数据比特负责承载逻辑信息测量比特辅助比特负责读取周围数据比特是否发生了错误。每个测量比特和一个或一组数据比特耦合通过若干次CNOT门读取一种稳定子的奇偶校验值比如X型稳定子负责探测Z类错误Z型稳定子负责探测X类错误。3.2 标准表面码为什么需要四个邻居标准的方形晶格表面码中数据比特大多排列成一个方格阵列测量比特位于每个方格的中央它要同时耦合周围四个数据比特来完成一个四体稳定子测量。从拓扑上看每个测量比特需要连接4个数据比特整个芯片的比特拓扑度每个比特平均连接的邻居数是4。这在理论上没什么问题但在真实硬件上麻烦就来了频率拥挤一个比特要和四个邻居分别实现高质量的两比特门那么它自己和四个邻居的频率都必须避开各种共振条件。比特数量一大频率规划就变成一道极其难解的约束满足问题。串扰链相邻比特之间不仅有预期的耦合还有非预期的残余耦合。连接越密ZZ串扰、微波串扰、控制线串扰的传播路径就越复杂错误相关性越难建模。引入亚谐波和杂散模式高频布线和交叉连接越多微波串扰路径就越多。所以就算标准表面码的理论阈值很漂亮物理实现时四邻居的高连通度反而成了最大的工程负担。3.3 纠错对芯片提出的工程要求量子纠错不只是在逻辑层面挑一个码它限制了底层硬件的几个硬性指标第一误差必须低于阈值。表面码的容错阈值一般在百分之一左右但考虑到实际解码器、测量噪声实打实的物理门错误率最好压到0.5%以下两比特门甚至要更严苛。第二错误要尽量做到空间上不相关。如果两个物理比特总是同步出错解码器很可能把它们当成一次可纠正事件而漏掉逻辑错误率会急剧上升。而高连接度的拓扑恰恰更容易引入相关性错误——一次微波串扰脉冲可能同时影响一串比特。第三测量速度要跟上。纠错需要周期性地读取所有稳定子每一轮读出的时间越短错误累积越少。这要求测量比特有足够快的读出能力同时读出过程不能反过来干扰数据比特。这些条件叠加在一起使得人们开始反思不是连接越多越容易纠错而是连接模式要配合错误结构和工程可实现性。这就是重六边形晶格登场的背景。4. 重六边形晶格把连接数减到3反而更好纠错重六边形晶格常叫heavy-hex lattice是一种规则的稀疏图结构每个比特最多只和三个邻居相连整体构型由六边形拼接而成。第一次看这种图的人会觉得它比方格弱了不少但近年来的实验恰恰证明这种拓扑与特定的纠错编译策略配合可以在当前噪声水平下做出非常有价值的编码和保护。4.1 heavy-hex拓扑的前世今生heavy-hex拓扑在理论上被讨论的时间不短但真正进入聚光灯下是因为IBM在127比特Eagle芯片上率先量產了这种布图。之后Osprey433比特和Condor1121比特继续沿用了这一思路并在工艺和集成度上持续推进。为什么这个拓扑能进入实际处理器核心逻辑我在上一章末尾已经提到了就是为了降低连接度从而解决频率规划、串扰、布线和校准四大问题。它本质上是对硬件能可靠做到什么和理论纠错需要什么之间的一次重新匹配。在重六边形晶格上同样可以定义一套完整的稳定子测量网络形成一类拓扑纠错码比如由Chamberland等人提出的heavy-hex code。它不需要四体稳定子而是通过一组两体约束的联合测量来实现错误探测属于子系统码。这类码在同样的物理比特规模下码距可能不如标准方形表面码但工程上实践下来的整体效果很多时候反而更好。我把两类拓扑放在一起比较读者大概能一眼看到各自的定位特性标准方格表面码重六边形晶格每个比特邻居数43稳定子权重多为四体可拆成两体/三体频率规划难度高低一些约束更少串扰传播路径多少单轮稳定子测量深度浅相对深一些同等码距所需比特数较少较多实际校准成本高低一些这个表并不是说谁取代谁而是说在目前这个噪声水平下重六边形是在可运行和理论最优之间一个务实的均衡。4.2 在重六边形上跑稳定子测量要在重六边形晶格上实现纠错核心是把稳定子测量编排出无冲突的时序。重六边形晶格上辅助比特测量比特与数据比特的连接关系通常是这样安排的每个辅助比特连接两到三个数据比特然后借助辅助比特之间的连接把稳定子信息传递出去。具体实现时一组稳定子测量会分成多个时间片在每个时间片里只让空间上不相邻的CNOT门同时进行从而避免一次控制脉冲影响多个正在执行的比特对。这里有一个重要的实操问题在方格表面码里一个四体稳定子约定俗成地用四个CNOT加一个测量而在重六边形上由于连接数降低往往需要把这类约束拆解成多轮两比特门的组合再配合辅助比特的中间读出或迟滞操作来完成。这增加了每轮纠错周期的时间开销也就是表里的单轮稳定子测量深度更浅/更深的具体体现。我在实验中体会最深的一点是深度增加不可怕可怕的是深度增加带来的错误累积没有可预测性。如果每次多出来的操作都把错误率抬得很高、且错误模式分散解码器很难兜住。因此在这个拓扑上做时序编排时最重要的原则是——把稳定的系统误差比如固定频率偏移、固定门串扰尽量变成可重复采样的确定性错误然后把时间片之间的随机噪声留给解码器去处理。4.3 从Eagle到Condor规模带来的不只是比特数量Eagle的127比特是个什么概念对量子纠错来说127个物理比特凑一个逻辑比特都捉襟见肘Osprey的433比特和Condor的1121比特则让人能稍微看到逻辑比特阵列的影子。规模上去之后之前小芯片上看不见的问题全部暴露出来全芯片校准矩阵的维度爆炸式增长需要自动化校准脚本反复优化。比特间残余ZZ耦合的标定变得极其繁琐频率拥挤问题突出。读出的频分复用频谱要分配得足够密但又不能让邻近信道互相串扰。热负载、磁通偏置线数量、低温布线空间都成为瓶颈。重六边形拓扑在这里显示出它的可扩展优势因为每个比特只需要跟至多三个邻居打交道频率规划的空间就相对宽裕自动校准流程也更容易收敛。但必须清醒一点重六边形不是终点。它解决的是当前这个噪声时代能不能跑起来的问题至于未来真正要走向大规模容错可能还会出现新的拓扑和新的码甚至结合动态转接比如在芯片中加入可重构耦合器来改变连接图。5. 实操链路从频率规划到稳定子读出理论讲了一大堆这一章给出一些比较实际的执行细节。我默认读者已经有一片Transmon芯片或者至少有一套仿真环境下面的内容都是我在项目里反复用过、踩过、改过的环节。5.1 芯片layout前先做频率规划频率规划大概是最容易被低估的一步。很多人拿到芯片觉得只要比特频率在5-7GHz之间就行结果上机一测一堆比特之间出现频率冲突CNOT门根本无法用。频率规划的核心约束有这几个比特频率之间至少要隔一个安全距离通常取150-300 MHz以免邻近比特的驱动微波互相泄漏后仍能激发对方跃迁。两个比特的组合频率不能落在附近第三个比特的工作频率或其谐波上否则一次双比特门的边带会误激发第三方。读出谐振腔频率和比特频率要保持一定间距同时所有读出频率之间要能容纳足够的带宽避免频谱混叠。在重六边形晶格上每个比特只需要跟三个邻居避让这让频率分配问题简单了不少。我常用的策略是先画一张芯片拓扑图把需要做CNOT的每一对都标出来然后用一个简单的贪心算法或者模拟退火去搜索可用的频率组合最后再回到真实器件上微调。实测下来这个步骤至少能省掉后期一个月的校准时间。5.2 CZ门与稳定子编排时序就是错误模型的边界Transmon上的两比特门有很多种实现方式目前在重六边形体系里比较常见的是基于磁通调制的CZ门。它的基本思路是把两个比特都调整到各自的空闲频率然后通过一个快速磁通脉冲把其中某个比特的能级扫过另一个比特的|11态附近短暂形成共振积累一个可控的条件相位。校准CZ门时除了要测门本身的作用矩阵还有一个经常被忽略的维度——门执行时对旁边空闲比特的残余影响。重六边形的好处恰好在于做完一个CZ门空间上受影响的邻居只有两三个串扰通道数少标定的交叉项也少。稳定子测量的时序编排说白了就是个调度问题。比如一组包含多个CNOT的稳定子测量你需要把那些在空间上距离足够远的门放到同一时间片并行同时在每个CNOT前面预留足够长的缓冲时间避免波形拖尾盖到下一个门。这个时序一旦定下来它就是整个错误的模型基础解码器会根据每个时间片的错误率建立噪声模型如果时序乱了你后面就算把解码算法调到最好也追不回损失的错误率。5.3 读出链路和测量保真度优化稳定子测量要反复执行读出保真度直接决定了纠错周期的质量。Transmon的读出通常采用色散读出比特和谐振腔之间存在色散耦合比特的状态会改变谐振腔的谐振频率通过测量谐振腔的透射信号相位和幅度就能判断比特处于|0还是|1。要拿到高保真读数注意这么几件事微波功率要选好功率太低信噪比差功率太高会把比特激发到高能级或者造成测量后回踢效应back-action反而干扰后续操作。一般在量子极限附近做优化。放大器链路要匹配信号经过谐振腔之后只有几个光子量级需要先经过低温高电子迁移率晶体管HEMT放大器再多级放大后回到室温。有条件的话可以在链路上加约瑟夫森参量放大器JPA/JTWPA把信噪比再提升一截。多路复用频率要错开现在主流方案是所有比特的读出信号合在一根线上通过频分复用区分。相邻比特的读出频率必须留出足够间隔否则频谱泄漏会显著恶化保真度。我在一次实验中遇到过很奇怪的现象单独测每个比特的读出保真度都超过98%但一旦所有比特同时读数整体保真度掉到90%以下。查到最后是两条读出线的隔离度不够信号在低温板上串过去了频谱上出现了交叉项。用重六边形拓扑之后读出线路的分配更有规律这种跨读出通道的串扰检测起来也方便不少。5.4 长期校准中的坑最后说一下长期测芯片时最常遇见的几个坑。坑一是磁通涡旋。芯片在降温过程中如果磁场屏蔽不好超导薄膜里可能冻住磁通涡旋导致一部分比特的频率或者T1发生不可预测的偏移。处理办法是装好芯片之后先用线圈把芯片加热到超导转变温度以上再缓慢降温同时尽量用坡莫合金或者超导磁屏蔽桶包住样品区域。坑二是T1漂移。就算当天标定的T1很好隔了几个小时再看可能又变了。这种漂移往往来自周边两级系统TLS缺陷被激发或饱和。对付它的方法没什么特别巧妙的就是频繁校准并在数据分析里给T1加上时间戳权重。坑三是频率碰撞会随着磁场偏置点变化而出现。可调谐Transmon的频率可以通过磁通改变但一旦比特数很多可能在这个偏置点所有频率都合适换一个偏置点又冒出来几个碰撞对。所以大规模实验前要做一个全芯片的磁场偏置扫描把所有可能出现碰撞的偏置区域直接避开。6. 关于这条技术路线的判断和几条实在建议聊了那么多最后说点我对Transmon加重六边形晶格这条路线的主观判断和实操建议。重六边形拓扑最大的价值是把纠错需要的稳定子测量和当前工艺能造出的芯片之间的距离拉近了。它放弃了理论拓扑上的最优连接度换来了更好的串扰隔离和更现实的频率规划让百比特以上的实验真正能跑起来并积累数据。短期内我判断它依然是超导量子计算实验平台的主流。但它也有一个绕不开的天花板同等码距下需要更多物理比特。当你真的想把逻辑错误率压制到很低的水平物理比特的开销很快就会让你头疼。未来的芯片可能会走向另一种灵活体系比如在重六边形基础上加可调耦合器让某些连接在纠错周期内按需打开或关闭这样兼得低串扰和高连通度的好处。这个方向目前还很前沿但值得关注。如果现在有人问我要上手做超导量子比特项目第一步先干什么我的建议是这样别急着上大芯片。先把一个比特、一对比特的测量玩熟把T1、T2、门保真度、读出保真度这些基本功做到稳定。做频率规划的时候用真实芯片的噪声参数去仿真而不是用理想均匀网格。真实的比特频率总有偏差仿真里多留10%-20%的冗余后面能省大麻烦。挑一个小的重六边形纠错码比如码距3左右的逻辑比特完整跑一遍稳定子测量、解码和错误率压制实验。这个过程的收获远大于在模拟器里跑大码。对每个物理比特的长期漂移做记录建立一份含时间戳的健康档案。你会发现很多看似离奇的解码失败其实都能追溯到某个比特在某段时间的T1塌陷。最后不要在比特数越大越好的想法上花太多时间。当前阶段错误率高不高、错误模式稳不稳定往往比比特个数更决定一个量子纠错实验的成败。我在实际跑过几轮稳定子测量实验之后最大的体会是量子纠错实验做久了你真正关心的已经不是某个量子比特到底有多完美而是整个系统的错误行为是否有规律、可预测、可建模。重六边形晶格的设计哲学正好呼应了这个思路——它不求连接最丰富只求每个错误通道都足够清晰让聪明人可以靠工程手段补齐理论的余量。这大概就是超导量子计算从实验室仪器走向工程系统过程中最重要的一种转变。