PLL1707-Q1音频时钟发生器：从27MHz晶振构建低抖动多频率时钟系统

1. 从一颗27MHz晶振到一套音频时钟系统PLL1707-Q1深度解析在数字音频系统的设计里时钟信号的质量往往直接决定了最终声音的“纯净度”。无论是CD、DVD播放器还是硬盘录像机、数字电视其核心的数字信号处理DSP、模数/数模转换ADC/DAC环节都需要一个极其稳定、低抖动的时钟源来驱动。你可能会想不就是个时钟吗用个晶振不就行了对于单一频率、要求不高的场景或许可以但面对需要同时为不同芯片提供多种频率比如44.1kHz、48kHz及其倍频的复杂音频系统事情就变得棘手了。你需要多个晶振、多个振荡器不仅成本高、占用PCB面积大更致命的是不同晶振之间的微小频率偏差ppm误差和相位噪声会引入难以消除的抖动最终在音频输出中表现为底噪升高、动态范围压缩。这时候锁相环PLL时钟发生器就成了救星。它的核心价值在于用一个高精度的主时钟参考通常是系统里现成的27MHz视频时钟通过内部的频率合成与相位锁定派生出多个频率不同但相位高度同步、抖动极低的子时钟。德州仪器TI的PLL1707-Q1就是为这类MPEG-2音视频应用量身定做的一款经典器件。它集成了两个独立的PLL能从单一的27MHz输入生成多达四个系统音频时钟和两个缓冲后的主时钟并且支持从32kHz到96kHz的多种标准采样频率。更重要的是它通过汽车级AEC-Q100认证意味着其稳定性和可靠性足以应对苛刻的车载或消费电子环境。今天我们就来彻底拆解这颗芯片从原理到实战看看如何用它构建一个既简洁又高性能的音频时钟树。2. 核心架构与工作原理拆解2.1 双PLL引擎分工明确的频率合成策略PLL1707-Q1内部并非一个简单的分频器其核心是两套完整的PLL电路。理解这个双引擎架构是正确应用它的关键。第一路PLLPLL1主要负责生成高频、固定频率的时钟。它的输出直接驱动SCKO0固定33.8688MHz和SCKO124.576MHz或36.864MHz可调。为什么是这几个奇怪的频率它们都与音频标准采样率紧密相关。例如33.8688MHz恰好是44.1kHz采样率的768倍768 * 44.1kHz 33.8688MHz而36.864MHz是48kHz采样率的768倍。这些高频时钟通常直接供给高性能的音频DAC或ADC芯片因为这些芯片内部需要运行在远高于音频采样率的高速时钟下以完成过采样、噪声整形等复杂算法。第二路PLLPLL2则更为灵活它根据外部引脚FS1, FS2, SR设定的采样频率fS动态合成SCKO2和SCKO3的输出频率。SCKO2固定输出256倍fSSCKO3固定输出384倍fS。例如当系统设定为48kHz采样率时SCKO2输出12.288MHz256 * 48kHzSCKO3输出18.432MHz384 * 48kHz。这路时钟常用来驱动数字音频接口如I2S、SPDIF的位时钟BCLK或系统主时钟MCLK以及一些数字信号处理器DSP。这种分工的好处显而易见PLL1专注于提供对绝对频率精度和抖动要求最高的DAC/ADC时钟PLL2则提供与当前音频流采样率严格同步的灵活时钟。两者共享同一个27MHz的参考源确保了所有输出时钟在相位上是相关的避免了使用多个独立时钟源可能带来的拍频噪声问题。2.2 关键性能指标为什么是50ps抖动数据手册中标称的50ps典型抖动Jitter参数是PLL1707-Q1的核心竞争力。在音频领域时钟抖动会直接调制到音频信号上转化为可闻的噪声和失真。50ps RMS均方根值的抖动水平对于16-bit乃至24-bit的音频系统而言已经足够优秀能确保本底噪声和总谐波失真THDN性能不受时钟质量拖累。这个低抖动性能是如何实现的首先芯片内部采用了高品质的压控振荡器VCO和精心设计的环路滤波器。环路滤波器的作用至关重要它滤除鉴相器输出中的高频噪声和纹波只将缓慢变化的相位误差电压传递给VCO。PLL1707-Q1的环路滤波器参数是内部固定的经过优化以在锁定速度settling time和输出时钟纯净度之间取得最佳平衡。其次芯片的电源抑制比PSRR和接地设计也经过了考量将外部电源噪声对VCO的影响降到最低。从典型性能曲线可以看出在3.3V供电、常温下其抖动能稳定在50ps左右即使供电电压在2.7V到3.6V之间波动或温度在-40°C到85°C范围内变化抖动也仅在小范围内增加这体现了其设计的稳健性。注意数据手册中的50ps抖动是在特定测试条件下27MHz晶体振荡、默认负载电容20pF的典型值。在实际PCB布局中负载电容、电源噪声、数字信号串扰都会影响最终性能。要逼近甚至达到标称性能外围电路设计和PCB布局至关重要。2.3 引脚功能与配置模式硬件控制的简洁哲学PLL1707-Q1采用纯硬件并行控制模式通过4个控制引脚FS1, FS2, SR, CSEL来配置所有功能没有复杂的I2C或SPI接口。这种设计虽然牺牲了软件实时切换的灵活性但带来了极致的简单性和可靠性特别适合功能固定的嵌入式音频设备。FS1 FS2采样频率组选择这两个引脚决定了系统的基础采样频率组。其真值表如下FS2 (Pin 6)FS1 (Pin 5)所选采样频率 (fS)LOW (0)LOW (0)48 kHzLOW (0)HIGH (1)44.1 kHzHIGH (1)LOW (0)32 kHzHIGH (1)HIGH (1)保留勿用SR采样率选择此引脚选择是标准采样率还是双倍采样率。它相当于一个倍乘器。SR LOW (0): 标准采样率即FS1/FS2选中的值32, 44.1, 48 kHzSR HIGH (1): 双倍采样率即FS1/FS2选中值的两倍64, 88.2, 96 kHzCSELSCKO1频率选择此引脚专用于控制SCKO1的输出频率。CSEL LOW (0): SCKO1输出 36.864 MHz (768 * 48kHz)CSEL HIGH (1): SCKO1输出 24.576 MHz (512 * 48kHz)这里有一个非常重要的细节CSEL的控制逻辑与FS1/FS2选择的当前采样频率无关。无论系统运行在44.1kHz还是48kHz下CSEL都只在这两个固定频率间选择。这意味着SCKO1主要服务于需要48kHz系列时钟的芯片如许多通用音频编解码器而SCKO0固定33.8688MHz则服务于需要44.1kHz系列时钟的芯片如CD-DA相关电路。通过这4个引脚的组合我们可以得到SCKO2和SCKO3的全部输出频率如下表所示fS (kHz)SR 状态SCKO2 (256 * fS)SCKO3 (384 * fS)32LOW8.192 MHz12.288 MHz44.1LOW11.2896 MHz16.9344 MHz48LOW12.288 MHz18.432 MHz64HIGH16.384 MHz24.576 MHz88.2HIGH22.5792 MHz33.8688 MHz96HIGH24.576 MHz36.864 MHz3. 电路设计与PCB布局实战要点3.1 电源与去耦干净时钟的基石PLL1707-Q1有四个电源引脚VCC模拟电源和VDD1-3三个数字电源。数据手册虽然允许它们独立供电但强烈建议将所有电源引脚连接到同一个3.3V电源平面并且所有地引脚AGND, DGND1-3连接到同一个接地平面。这是为了避免因不同电源域之间的微小压差导致闩锁Latch-up或其他潜在问题。在实际操作中我通常会用一颗3.3V的LDO低压差线性稳压器单独为PLL1707-Q1及其时钟负载供电与系统中数字噪声较大的部分如处理器、内存进行电源隔离这是提升时钟纯净度最有效的方法之一。去耦电容的布置是另一个关键。原则是尽可能靠近芯片的电源引脚。在每个VCC、VDD引脚到地之间都必须放置一个0.1μF的陶瓷电容0402或0603封装。这个电容用于滤除高频噪声其PCB走线应短而粗形成最小的回路面积。在芯片的电源入口处还需要并联一个10μF的钽电容或陶瓷电容。这个电容用于应对低频的电流波动提供局部的能量储备。3.2 时钟源选择晶体 vs. 外部时钟芯片提供两种主时钟输入方式晶体振荡模式在XT1和XT2引脚之间连接一个27MHz的基频晶体谐振器并搭配两个负载电容C1, C2。电容值通常根据晶体规格书选择范围在10pF到33pF之间。这是最常用、成本较低且能获得较好相噪性能的方案。外部时钟模式将一个已有的、干净的27MHz CMOS电平时钟信号直接输入XT1引脚此时XT2引脚必须悬空OPEN。这种模式常用于系统已有27MHz时钟源如视频解码芯片输出的时钟的场景。实操心得如果追求极致的时钟性能尤其是在批量生产中保证一致性我倾向于使用外部温补晶振TCXO或恒温晶振OCXO输出的时钟信号直接驱动XT1。虽然成本稍高但这样可以获得最好的频率精度和温度稳定性完全规避了晶体起振、负载匹配等不确定性。许多高端音频设备都采用此方案。3.3 输出时钟的缓冲与布局保住50ps抖动的关键数据手册中明确建议所有时钟输出SCKO0-3, MCKO1-2最好都通过时钟缓冲器如SN74LVC1G04单反相器或专用时钟缓冲芯片再驱动后续负载。这是为什么因为PLL1707-Q1本身的输出驱动能力有限直接连接多个负载或长走线会显著增加负载电容导致输出波形边沿变缓增加抖动。增加芯片的功耗和发热。可能因反射造成信号完整性问题。使用缓冲器后PLL1707只需驱动缓冲器的高输入阻抗负载很轻。由缓冲器来负责驱动后级电路既能保证时钟质量又减轻了PLL芯片的负担。布局上要将PLL1707、晶体/时钟源、去耦电容、时钟缓冲器视为一个整体“时钟模块”集中放置。时钟走线应使用50欧姆阻抗控制的微带线尽量短、直避免打过孔。不同时钟输出走线之间以及时钟线与其它高速数字线如数据、地址总线之间要用地线或电源平面进行隔离防止串扰。3.4 典型连接电路详解让我们结合数据手册的推荐图构建一个完整的应用电路电源部分3.3V电源输入先经过一个10μF的储能电容然后为芯片供电。在VCC、VDD1、VDD2、VDD3每个引脚旁各放置一个0.1μF的陶瓷电容到地。时钟源部分我们选择晶体模式。在XT1和XT2之间连接一个27MHz、20ppm精度的HC-49S封装晶体。XT1到地接一个22pF的C1XT2到地接一个22pF的C2。这两个电容和晶体本身的负载电容CL共同决定振荡频率需根据晶体规格微调。控制引脚FS1、FS2、SR、CSEL引脚通过10kΩ电阻上拉或下拉到固定的高电平3.3V或低电平GND以实现硬件配置。如果需要切换功能可以用GPIO控制但需注意切换时时钟会有最多150ns的瞬态过程。输出部分六个时钟输出各串联一个33Ω的电阻用于阻抗匹配和减少过冲然后连接到时钟缓冲器例如6通道的时钟缓冲器ICS552的输入。缓冲器的输出再分配到各个需要时钟的芯片。接地AGND和所有DGND引脚都直接连接到芯片下方的接地敷铜平面该平面通过多个过孔与主地平面紧密连接。4. 在典型音频系统中的应用与调试4.1 DVD播放器系统时钟树构建在一个典型的DVD播放器系统中PLL1707-Q1扮演着中央时钟发生器的角色。系统主控芯片如MPEG-2解码器通常会产生一个27MHz的视频主时钟用于视频时序恢复。这个时钟直接接入PLL1707-Q1的XT1引脚。SCKO0 (33.8688 MHz)直接供给音频DAC芯片用于处理CD-DA44.1kHz格式的音频。SCKO1 (24.576/36.864 MHz)供给多声道音频解码器如Dolby Digital, DTS解码DSP或另一路音频DAC用于处理DVD视频中常见的48kHz系列音频。SCKO2 (256 fS)作为I2S接口的位时钟BCLK或某些音频处理芯片的主时钟MCLK。例如当播放48kHz音频时SCKO2输出12.288MHz恰好是48kHz的256倍符合很多音频接口的标准。SCKO3 (384 fS)可以作为系统内其他需要更高频率时钟的音频模块的参考。MCKO1 MCKO2 (27 MHz)这两个缓冲后的27MHz时钟可以回送给需要视频时钟的其他芯片如视频编码器或图形处理器确保全系统时钟同源。通过这样的分配整个音视频系统的时钟都源于同一个高稳定的27MHz参考实现了时钟域的同步极大减少了因时钟不同源导致的音频“噼啪”声或视频同步问题。4.2 上电时序与复位PLL1707-Q1内部集成了上电复位POR电路。当电源电压VDD超过2.0V典型值后内部复位过程开始持续1024个主时钟周期对于27MHz约38μs。在此期间所有时钟输出被使能并处于默认状态。之后PLL开始锁定过程从电源稳定到所有输出时钟稳定锁定典型时间为3ms。这意味着在系统设计时主处理器或DSP应该在供电稳定并等待至少5-10ms后再去初始化或使用那些依赖于PLL1707时钟的音频芯片。过早操作可能导致音频芯片无法正确识别时钟信号。4.3 常见问题排查与实测技巧无时钟输出检查供电首先用万用表测量VCC和VDD引脚是否为稳定的3.3V。用示波器查看电源纹波是否过大应小于50mVpp。检查主时钟用示波器测量XT1引脚是否有27MHz、幅值接近3.3V的稳定正弦波晶体模式或方波外部时钟模式。如果使用晶体但无振荡检查晶体两端电压应有几百mV的正弦波并确认负载电容C1、C2的值是否正确焊接。检查控制引脚电平确认FS1、FS2、SR、CSEL引脚的电平是否符合预期没有被意外浮空。浮空的CMOS输入可能处于不确定状态。时钟输出抖动过大检查电源噪声用示波器的带宽限制功能如20MHz观察电源引脚上的噪声。如果噪声明显检查去耦电容的布局和焊接考虑增加磁珠进行滤波。检查负载断开后续的缓冲器或负载直接测量PLL1707输出引脚的波形和抖动。如果空载时抖动正常接上负载后变大说明负载过重或缓冲器设计有问题。检查PCB布局重点检查时钟输出走线是否过长、是否靠近噪声源如开关电源、数字总线。确保时钟线下有完整的地平面作为回流路径。时钟频率轻微偏差这几乎总是由参考时钟27MHz的频率偏差引起的。如果使用晶体检查晶体本身的精度如20ppm和负载电容匹配。可以用高精度的频率计测量XT1引脚的实际频率。如果使用外部时钟追溯该时钟源的精度。切换采样频率时出现短暂杂音这是正常现象。当通过改变SR、FS1、FS2引脚电平来切换采样频率时PLL需要重新锁定最大延迟为150ns。在这段瞬态期间时钟可能不稳定。解决方案是在软件控制切换时先静音Mute音频输出等待几毫秒后再取消静音。更好的办法是如果系统支持在切换前后使用一个模拟开关或复用器在时钟稳定后再切换到音频通路。实测技巧测量时钟抖动需要高带宽的示波器至少1GHz以上和专业的抖动分析软件。对于大多数音频应用一个更实用的方法是用该时钟驱动一个高性能的音频DAC播放一个1kHz的正弦波测试信号然后用音频分析仪测量其总谐波失真加噪声THDN。在极低电平下如-120dBFSTHDN的劣化往往直接反映了时钟抖动的贡献。对比使用PLL1707-Q1和普通晶振的方案你能清晰地看到性能提升。