嵌入式音频接口SSI配置详解：I2S与AC97模式实战与调试

1. 项目概述与SSI接口核心价值在嵌入式音频、通信以及各类需要高速、同步数据交换的系统中芯片间的“对话”方式至关重要。同步串行接口Synchronous Serial Interface, SSI就是为这种精确、高效的“对话”而生的核心协议。它不像UART那样需要复杂的波特率协商和起止位也不像SPI那样在多个从机间切换片选信号SSI通过共享的位时钟Bit Clock和帧同步Frame Sync信号为数据流提供了精准的时序骨架。想象一下乐队指挥位时钟就是指挥棒每一次挥动一个比特的节拍而帧同步信号则标志着一个新乐句一帧数据的开始所有乐手发送和接收设备都严格遵循这个统一的节拍从而实现了多路数据在时间轴上的完美对齐与传输。SSI的技术魅力在于其高度的可配置性。它不是一个僵化的标准而是一个灵活的框架能够通过寄存器配置适配I2S、AC97、左对齐、右对齐等多种行业标准协议。这种灵活性使得一颗微控制器或DSP能够连接五花八门的外部音频编解码器、ADC/DAC或通信模块。本文将以飞思卡尔现为NXP经典的MCF5329处理器中的SSI模块为蓝本深入其寄存器层面拆解在两种最常用的音频模式——I2S从模式和AC97模式下的配置奥秘。无论你是正在调试音频驱动却对着一堆寄存器位域发愁的嵌入式软件工程师还是负责硬件选型、需要评估接口兼容性的系统架构师理解SSI的这些底层机制都能让你在解决时序问题、优化数据流和提升系统稳定性时心中更有底气。2. SSI整体架构与工作模式解析2.1 核心信号与数据流SSI接口通常包含以下几组关键信号线理解它们是进行配置的基础SSI_TXD / SSI_RXD 串行数据输出与输入线。数据在这些线上以最高有效位MSB或最低有效位LSB优先的顺序随着位时钟逐个比特移出或移入。SSI_BCLK 位时钟。这是数据传输的“心跳”每个上升沿或下降沿锁存一个数据位。其频率决定了串行数据的速率。SSI_FS 帧同步信号。它标志着一帧数据的开始。其极性高有效/低有效、长度一个比特宽还是一个字长和与数据位的相对位置提前或同步都是可配置的这直接对应了不同的通信协议。SSI_MCLK 主时钟可选。在SSI作为主设备时可以为外部编解码器提供系统主时钟通常是采样频率的整数倍如256fs、384fs等用于驱动编解码器的内部锁相环PLL和数字滤波器。数据在SSI内部的流动可以概括为发送时CPU或DMA将数据写入发送数据寄存器SSI_TX0/1或发送FIFOSSI控制器根据配置的字长Word Length将并行数据转换为串行比特流在SSI_BCLK的节拍下从SSI_TXD引脚移出并由SSI_FS标识每一帧的边界。接收过程则相反串行数据从SSI_RXD引脚移入在SSI_FS的同步下凑满一个字长后存入接收数据寄存器SSI_RX0/1或接收FIFO供CPU或DMA读取。2.2 关键配置寄存器概览MCF5329的SSI模块通过一组内存映射寄存器进行控制。在深入具体模式前我们需要先认识几个全局性的“控制中枢”SSI控制寄存器SSI_CR 这是SSI的“总开关”和“模式选择器”。SSI_EN位用于全局使能或复位整个SSI模块。I2S位域用于选择是否启用I2S模式及主从角色。SYN位决定收发器是否同步共享时钟和帧同步。NET位选择网络模式多时隙或普通模式单时隙。在修改许多其他配置寄存器前都必须先通过清零SSI_EN来复位SSI模块这是一个关键的安全操作步骤。SSI时钟控制寄存器SSI_CCR 这是SSI的“节拍发生器”。WL位域定义了每个数据字的比特数8/10/12/16/18/20/22/24位。DC位域定义了每帧包含的时隙字数。PSR、PM和DIV2位则共同构成了可编程分频器用于从系统主时钟SSI_CLOCK生成所需的位时钟频率。其计算公式是理解时钟配置的核心。SSI发送/接收配置寄存器SSI_TCR/SSI_RCR 这两组寄存器是“数据格式和时序的雕刻刀”。它们独立控制发送和接收路径的参数包括帧同步极性TFSI/RFSI、长度TFSL/RFSL、数据相对于时钟的边沿TSCKP/RSCKP、移位方向TSHFD/RSHFD以及是否启用FIFOTFEN0/RFEN0等。在从模式下部分位会被硬件自动覆盖。注意 在修改SSI_CR中的I2S、SYN、NET以及SSI_TCR/SSI_RCR中的TXBIT0/RXBIT0、TFEN0/RFEN0等关键控制位时必须确保SSI模块已被禁用SSI_EN0。否则配置可能无法生效或导致不可预测的行为。这是手册中明确强调的初始化序列要求。3. I2S从模式配置详解与实战3.1 I2S协议要点与SSI从模式角色I2SInter-IC Sound是飞利浦制定的专用于数字音频的串行总线标准。其核心特点是三线制 串行数据SD、字选择WS即帧同步、串行时钟SCK。时序关系 WS信号指示当前传输的是左声道还是右声道数据WS0通常为左声道。数据在SCK的下降沿变化在上升沿被采样。MSB在前且在WS变化后的第二个SCK上升沿开始传输即延迟1个时钟周期。主从模式 产生SCK和WS的设备为主设备通常为音频控制器或高性能处理器从设备如音频编解码器则同步于主设备的时钟。当MCF5329的SSI配置为I2S从模式SSI_CR[I2S] 01且自身不作为时钟提供者时它的角色就是“听从指挥”。此时SSI_BCLK和SSI_FS引脚被配置为输入接收来自外部主设备如另一个处理器或专用音频芯片的时钟和帧同步信号。3.2 硬件自动配置与关键寄存器设置在I2S从模式下为了简化配置并强制符合I2S标准SSI硬件会自动覆盖一系列寄存器位无论你之前写了什么值。这是理解I2S从模式配置的关键。根据手册自动设置的位包括SSI_CR[NET] 0: 选择普通模式。I2S协议每帧只有左右两个声道两个时隙因此不使用网络模式的多时隙功能。SSI_TCR[TFSL] 1且SSI_RCR[RFSL] 1: 帧同步信号长度设置为一个比特宽。这正是I2S协议中WS信号的特征。SSI_TCR[TXBIT0] 1且SSI_RCR[RXBIT0] 1: 数据移位相对于发送/接收移位寄存器的第0位。这强制了LSB对齐的数据格式是I2S协议的要求。同时I2S模式会强制SYN1同步模式确保发送器和接收器使用相同的时钟和帧同步。那么开发者真正需要配置的是什么主要是以下几点配置字长SSI_CCR[WL] 这是一个关键且容易混淆的点。在I2S从模式下WL位配置的不是SSI对外传输的物理字长而是SSI内部处理、写入TX FIFO或从RX FIFO读取的数据字长。外部主设备决定的物理传输字长可能是16、24、32位通过SSI_BCLK的周期数来体现。例如外部主设备按24位传输SSI的WL可以设置为16位。此时SSI会在接收时从24位移位寄存器中提取有效的16位由WL决定对齐方式存入FIFO发送时则将16位数据放入移位寄存器并在24个BCLK周期内移出。WL必须小于或等于物理传输的比特数。配置分频器SSI_CCR[DC] 在普通模式NET0下DC位应设置为0x1表示每帧包含DC12个时隙对应I2S的左右声道。使能FIFO可选但推荐 通过设置SSI_TCR[TFEN0]和SSI_RCR[RFEN0]为1启用发送和接收FIFO。每个FIFO深度为8个字可以有效地缓冲数据降低对CPU或DMA响应延迟的要求避免数据上溢或下溢。中断/DMA配置 根据需求在SSI中断使能寄存器SSI_IER中使能发送FIFO空TFE0、接收FIFO满RFF0等中断或配置DMA控制器进行自动数据传输。3.3 I2S从模式初始化代码示例与解析以下是一个典型的I2S从模式初始化函数片段用于连接一个外部24位主音频编解码器SSI内部处理16位数据void SSI_I2S_Slave_Init(void) { // 第一步禁用SSI模块确保可以安全配置关键寄存器 SSI_CR ~(1 SSI_EN_BIT); // 第二步配置SSI_CCR寄存器 // WL 0100 (16位字长) DC 0001 (2时隙/帧即立体声) // 假设PSR0, PM0, DIV20具体值需根据SSI_CLOCK频率计算此处仅为格式示例 uint32_t target_bitclock_freq 2048000; // 例如2.048 MHz BCLK uint32_t ssi_clock get_ssi_system_clock(); // 获取SSI_CLOCK频率 uint32_t divisor (ssi_clock / target_bitclock_freq) - 1; // 根据divisor计算并设置PSR, PM, DIV2位到SSI_CCR... // 为清晰起见此处省略详细分频计算代码 SSI_CCR (0x4 WL_OFFSET) | (0x1 DC_OFFSET) | (PSR_VAL PSR_OFFSET) | (PM_VAL PM_OFFSET); // 第三步配置TCR和RCR部分位在I2S从模式下会被硬件覆盖但显式设置是个好习惯 SSI_TCR (1 TFSL_BIT) | (1 TXBIT0_BIT) | (1 TFEN0_BIT); // 使能发送FIFO SSI_RCR (1 RFSL_BIT) | (1 RXBIT0_BIT) | (1 RFEN0_BIT); // 使能接收FIFO // TSCKP/RSCKP, TSHFD/RSHFD等在I2S模式下有默认值通常无需更改 // 第四步配置SSI_CR选择I2S从模式并最终使能 // I2S位域设为01 (I2S模式) SYN1, NET0 SSI_CR (0x1 I2S_MODE_OFFSET) | (1 SYN_BIT); // 最后使能SSI模块 SSI_CR | (1 SSI_EN_BIT); // 第五步使能中断或DMA此处以中断为例 SSI_IER | (1 TFE0_BIT) | (1 RFF0_BIT); // 使能发送FIFO空和接收FIFO满中断 // 配置NVIC等中断控制器... }实操心得 在调试I2S从模式时最常遇到的问题就是“无声”。除了检查基本的电源和连接务必用逻辑分析仪或示波器抓取SSI_BCLK、SSI_FS和SSI_TXD/RXD信号。首先确认外部主设备是否正常产生了时钟和帧同步。其次对照I2S时序图检查SSI_FSWS的边沿与数据开始传输的位置是否满足延迟一个BCLK的要求。最后检查SSI内部WL的设置是否与外部实际传输的比特数匹配。如果WL设置大于物理位数会导致数据移位错误。4. AC97模式配置详解与实战4.1 AC97协议框架与SSI的角色AC97Audio Codec 97是英特尔主导的早期PC音频架构标准。它与I2S有显著不同帧结构固定 每帧固定为13个时隙Slot总时长固定为256个位时钟周期。时隙功能化Slot 0 标签时隙Tag Slot固定16位用于指示本帧中哪些数据时隙是有效的。Slot 1 2 命令地址和命令数据时隙各20位用于读写编解码器的控制寄存器如音量、音调。Slot 3 - 12 数据时隙共10个每个20位或可配置为16位用于传输多声道PCM音频数据。主从关系 AC97控制器如MCF5329的SSI永远是主设备负责产生位时钟BITCLK、帧同步SYNC和提供主时钟MCLK通常为12.288MHz或24.576MHz。编解码器为从设备。SSI的AC97模式硬件上完整支持了这一复杂协议。当使能AC97模式SSI_ACR[AC97EN]1后硬件会强制覆盖大量寄存器位以符合AC97标准这与I2S从模式类似但覆盖的位更多。4.2 硬件强制配置与编程序列手册列出了AC97模式启用时被硬件内部覆盖的寄存器位理解这些“硬规则”至关重要SSI_CR[SYN]1, [NET]1 进入同步、网络模式多时隙。SSI_TCR[TSHFD]0, SSI_RCR[RSHFD]0 MSB先发送/接收。SSI_TCR[TSCKP]0, SSI_RCR[RSCKP]0 发送数据在时钟上升沿变化接收数据在下降沿采样。SSI_TCR[TFSI]0, SSI_RCR[RFSI]0 帧同步高有效。SSI_TCR[TFSL]0, SSI_RCR[RFSL]0 帧同步长度为一个字长对于AC97即整个256位时钟周期的高电平。SSI_TCR[TEFS]1, SSI_RCR[REFS]1 帧同步在数据开始前一个比特时钟周期产生。SSI_TCR[TXBIT0]1, SSI_RCR[RXBIT0]1 LSB对齐。FIFO使能、内部帧同步、外部位时钟等也被相应设置。这意味着在AC97模式下开发者无需也无法通过编程改变上述时序和格式参数。唯一需要关注的配置寄存器是SSI_CCR[WL, DC]和SSI_ACR。AC97模式标准编程序列如下配置数据字长SSI_CCR[WL] 对于数据时隙Slot 3-12WL只能合法地设置为16位或20位。若设为16位发送时数据会被放置在20位时隙的高16位低4位补0接收时只有高16位数据存入RX FIFO低4位被丢弃。配置每帧时隙数SSI_CCR[DC] 必须设置为0xC十进制12表示每帧有DC113个时隙符合AC97标准。准备发送数据 将需要发送的PCM音频数据写入发送FIFO 0通过SSI_TX0寄存器。数据必须按照AC97帧结构标签、命令、数据组织好通常由驱动层协议栈完成。配置AC97控制寄存器SSI_ACR 设置帧率分频FRDIV、选择固定/可变模式FV、是否将接收标签存入FIFOTIF等。更新AC97专用寄存器 在固定模式下如果需要更新SSI_ATAG标签寄存器、SSI_ACADD命令地址和SSI_ACDAT命令数据。使能AC97模式 最后设置SSI_ACR[AC97EN] 1。启动传输 设置SSI_CR[TE]和SSI_CR[RE]位启动发送器和接收器。4.3 固定模式与可变模式的选择AC97模式支持两种子模式通过SSI_ACR[FV]位选择固定模式FV0 这是最常用的模式。SSI按照固定的帧率由FRDIV决定持续发送和接收帧。标签时隙Slot 0的值由软件写入SSI_ATAG寄存器固定用于指示本帧中哪些数据时隙Slot 3-12是有效的。例如只使用左右声道时只需使能Slot 3和4对应的标签位。命令的发送读/写编解码器寄存器需要通过SSI_ACADD和SSI_ACDAT寄存器发起并由硬件在Slot 1和2插入。可变模式FV1 在此模式下当前帧中哪些发送时隙有效是由上一帧Slot 1中接收到的SLOTREQ位决定的。这允许从设备编解码器动态请求所需的音频通道适用于更复杂的多通道、低功耗场景。SACCST、SACCEN和SACCDIS寄存器用于管理时隙的激活状态。对于大多数音频应用固定模式已完全足够。可变模式增加了软件复杂度通常用于需要高级电源管理或动态通道分配的系统。注意事项 手册特别指出由于SSI只有一根接收数据线SSI_RXD因此仅支持一个AC97编解码器不支持次级编解码器Secondary Codec。这在设计多声道系统时需要特别注意。此外在双通道模式TCH1下使用AC97时建议不要将接收到的标签存入RX FIFOTIF0以避免数据混乱。5. SSI时钟系统深度剖析与配置计算5.1 时钟树与信号关系SSI的时钟系统是其灵活性的核心也是配置的难点。它涉及多个时钟域SSI系统时钟SSI_CLOCK 这是SSI模块的“心脏”可以来自内部核心时钟fsys的分频也可以直接来自SSI_CLKIN外部引脚。通过CCM模块的MISCCR[SSISRC]位选择。选择外部时钟源通常是为了获得更精确、更稳定的音频时钟例如直接连接一个低抖动的晶振。位时钟Bit Clock, SSI_BCLK 串行数据传输的基准时钟由SSI_CLOCK经过可编程分频器DIV2,PSR,PM产生也可以直接从SSI_BCLK引脚输入外部主模式或从模式。字时钟Word Clock 内部时钟由位时钟除以字长WL1得到用于标记一个字传输的结束。帧时钟/帧同步Frame Clock/Sync, SSI_FS 由字时钟除以每帧时隙数DC1得到标志一帧的开始。它可以内部生成或外部输入。主时钟Master Clock, SSI_MCLK 在主模式下SSI可以输出一个主时钟它是帧同步频率的整数倍由WL,PSR,PM,DC等共同决定用于驱动外部编解码器。它们的关系可以简化为SSI_CLOCK - (分频) - SSI_BCLK - (除以字长) - Word Clock - (除以时隙数) - SSI_FS。SSI_MCLK则是SSI_CLOCK经过另一条路径的分频或直接输出。5.2 关键计算公式与配置实例手册提供了核心计算公式公式24-1和24-2这是配置时钟的基石位时钟频率计算公式f_INT_BIT_CLK SSI_CLOCK / { [1 (DIV2?1:0)] * [1 (7 * PSR)] * (PM 1) * 2 }帧时钟采样率频率计算公式f_FS_CLK f_INT_BIT_CLK / [ (DC 1) * 2 * (WL 1) ]参数解释DIV2: 0或1额外的2分频。PSR: 0或1选择预分频器范围1或8。PM: 0-255可编程分频系数。DC: 0-15每帧时隙数减1。WL: 字长编码08位110位212位316位418位520位622位724位。一个经典配置实例生成44.1kHz采样率16位立体声I2SBCLK2.8224MHz。 假设我们使用SSI_CLKIN引脚输入24.576MHz的专用音频时钟。目标计算 对于I2S每帧2个时隙左右声道每字16位但I2S主模式要求按32位字长计算时钟WL需按32位配置即WL132。目标BCLK 采样率 * 每帧位数 44.1kHz * 64 2.8224 MHz。反向推导 我们需要f_INT_BIT_CLK 2.8224 MHz。代入公式2.8224 24.576 / { [1(DIV2?1:0)] * [1(7*PSR)] * (PM1) * 2 }。试凑参数 设DIV20PSR0 则公式简化为2.8224 24.576 / [ (PM1) * 2 ]。解得PM1 ≈ 4.35 取整PM3PM14。此时计算出的f_INT_BIT_CLK 24.576 / (4*2) 3.072 MHz 高于目标值。这需要结合DC和WL在帧时钟公式中进一步调整。结合帧时钟公式验证 实际配置时我们通常先确定SSI_CLOCK、目标采样率和数据格式然后通过枚举或计算工具寻找一组DIV2、PSR、PM、DC、WL使得最终计算出的采样率最接近目标值。手册中的表24-23就提供了这样的参考。避坑指南 手册中有一个至关重要的限制位时钟频率无论是内部生成还是外部输入绝对不能超过内部总线频率fsys的1/5。例如如果fsys180MHz则SSI_BCLK必须 ≤ 36MHz。违反此限制可能导致数据错乱或接口失效。在计算高频位时钟时务必首先校验此条件。6. 数据对齐格式与FIFO操作精讲6.1 数据对齐MSB vs LSBSSI支持多种数据对齐格式以适应不同的DSP或编解码器需求主要通过SSI_TCR[TXBIT0]和SSI_RCR[RXBIT0]控制。MSB对齐 数据的最高有效位MSB固定在数据寄存器的最高位对于≥16位的字是bit 31对于16位的字是bit 15。这是许多处理器的自然存储格式。LSB对齐 数据的最低有效位LSB固定在数据寄存器的最低位bit 0。对于接收数据LSB对齐还可细分为零扩展高位补0和符号扩展高位填充符号位由SSI_RCR[RXEXT]控制这对处理有符号整数音频样本非常有用。手册中的表24-24清晰地展示了从8位到24位数据位在32位寄存器中的具体位置。在I2S和AC97模式下硬件强制使用LSB对齐但扩展方式零扩展或符号扩展仍可通过RXEXT选择。6.2 FIFO与中断机制实战启用FIFO可以大幅提升数据吞吐效率减轻CPU负担。SSI的发送和接收各有独立的FIFO每个深度为8个字在双通道模式下每个通道有独立的8字FIFO。发送流程软件将数据写入SSI_TX0寄存器如果使能了发送FIFO 0则数据进入FIFO。当FIFO非空时SSI控制器开始将数据移入发送移位寄存器并在SSI_BCLK和SSI_FS的控制下串行输出。如果使能了发送FIFO空中断TIE1且TFEN01则当FIFO为空时SSI_ISR[TFE0]标志置位并产生中断提示软件需要填充新的数据。如果未使能FIFO则中断由SSI_ISR[TDE0]发送数据寄存器空标志触发。接收流程串行数据在SSI_BCLK和SSI_FS的控制下移入接收移位寄存器。凑满一个字后数据被存入SSI_RX0寄存器或接收FIFO 0。如果使能了接收FIFO满中断RIE1且RFEN01则当FIFO达到满阈值或非空取决于配置时SSI_ISR[RFF0]标志置位并产生中断提示软件读取数据。如果未使能FIFO则中断由SSI_ISR[RDR0]接收数据就绪标志触发。中断服务程序ISR编写要点进入ISR后首先读取SSI_ISR寄存器以确定中断源TFE0、RFF0等。根据中断源进行相应操作如果是TFE0则向SSI_TX0写入新的音频数据如果是RFF0则从SSI_RX0读取接收到的数据。关键步骤 操作完成后必须通过向相应的状态位写1来清除中断标志。例如SSI_ISR (1 TFE0_BIT);用于清除发送FIFO空中断标志。忘记清除标志会导致中断持续触发系统瘫痪。对于DMA操作则需要配置DMA通道的源/目标地址为SSI_TX0/SSI_RX0寄存器地址并设置合适的传输宽度和触发源如SSI的发送空或接收满事件。7. 常见问题排查与调试技巧实录基于多年的调试经验SSI相关的问题大多集中在时钟、时序和数据格式上。下面是一个快速排查清单现象可能原因排查步骤与解决方法完全无声无数据输出1. SSI模块未使能。2. 时钟未正确配置或未产生。3. 发送器TE或接收器RE未使能。4. 外部主设备未提供时钟从模式。1. 确认SSI_CR[SSI_EN]1。2. 用示波器测量SSI_BCLK和SSI_FS引脚。检查SSI_CCR分频配置计算时钟频率。3. 确认SSI_CR[TE]和/或SSI_CR[RE]已置位。4. 检查主设备配置及连线。有时钟和帧同步但数据线无信号或信号混乱1. 数据对齐格式错误。2. 字长WL配置与实际数据不匹配。3. FIFO未正确写入/读取数据。4. 引脚复用未配置为SSI功能。1. 检查TXBIT0/RXBIT0位确认与编解码器期望的格式一致I2S/AC97强制LSB对齐。2. 核对SSI_CCR[WL]设置。例如外部传24位WL设为16位会导致数据截断/错位。3. 确认在中断或DMA中正确读写数据寄存器。检查FIFO使能位。4. 查阅芯片手册确认相关引脚的复用功能寄存器已设置为SSI。音频数据有周期性爆音或失真1. 时钟抖动或频率不准确。2. FIFO上溢或下溢。3. 中断响应太慢或DMA带宽不足。4. 采样率计算错误与音频文件不匹配。1. 使用更稳定的时钟源检查PCB布局时钟线远离噪声源。2. 增大FIFO阈值优化中断服务程序或DMA传输效率确保数据供应/消耗速度匹配音频流。3. 提高中断优先级优化DMA传输块大小或使用双缓冲机制。4. 重新计算并配置SSI_CCR确保生成的采样率精确等于音频源采样率如44.1kHz。AC97模式下编解码器无响应1.SSI_MCLK未输出或频率错误。2. AC97模式未正确使能AC97EN0。3. 帧结构13时隙或标签位配置错误。4. 命令读写时序问题。1. 测量SSI_MCLK引脚输出确认其频率通常12.288MHz且稳定。2. 确认编程序列最后一步设置了SSI_ACR[AC97EN]1。3. 确认SSI_CCR[DC]0xC并检查SSI_ATAG寄存器中对应数据时隙的标签位是否已使能。4. 使用逻辑分析仪解码AC97帧检查Slot 0-2标签、命令地址、命令数据的内容是否正确。只能单向传输只能收或只能发1. 同步模式SYN配置错误。2. 发送和接收的时钟/帧同步极性、相位配置不一致。3. 仅使能了发送器或接收器。1. 在标准全双工I2S或AC97模式下应设置SSI_CR[SYN]1使收发器共享时钟和帧同步。2. 检查TSCKP/RSCKP、TFSI/RFSI等位在同步模式下收发配置通常应相同尽管硬件可能强制覆盖。3. 确认SSI_CR[TE]和SSI_CR[RE]都已置位。调试王牌工具——逻辑分析仪 投资一个支持协议分析尤其是I2S/AC97的逻辑分析仪是绝对值得的。它能直观地显示SSI_BCLK、SSI_FS、SSI_TXD、SSI_RXD的波形和时序关系并能将串行数据流解析成十六进制或十进制的音频样本值让你一眼就能看出数据对齐、字长、帧起始位置是否正确。最后的小技巧 在初始化SSI时务必遵循手册推荐的“复位-配置-使能”序列。先写SSI_CR[SSI_EN]0进行软复位然后配置所有控制寄存器SSI_TCR、SSI_RCR、SSI_CCR等接着配置中断/DMA最后再置位SSI_CR[SSI_EN]1和TE/RE位。这个顺序能避免模块处于不确定状态时进行配置是保证稳定性的基础。在修改任何关键配置位之前也记得先禁用SSI模块。